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cadence? 文章 進(jìn)入cadence?技術(shù)社區
Cadence 公布新一代并行電路仿真器，用于復雜模擬與混合信號IC設計的驗證
- 【加州圣荷塞2008年12月16日】全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司(納斯達克：CDNS)，今天宣布推出Cadence® Virtuoso® Accelerated Parallel Simulator (APS), 這是其新一代電路仿真器，具有業(yè)界常用的Virtuoso Spectre® Circuit Simulator的完整精確性，用于解決所有工藝節點(diǎn)中最大型與最復雜的模擬與混合信號設計。作為Cadence多模式仿真解決方案（Cadence Multi-
- 關(guān)鍵字： Cadence 模擬與混合信號設計 仿真
Cadence推出全新的指標驅動(dòng)型驗證方法學(xué)和解決方案
- Cadence設計系統公司宣布對其企業(yè)級驗證解決方案進(jìn)行大幅度改良，這項舉措將會(huì )幫助項目與計劃負責人更好地管理復雜的驗證項目，從規格到閉合的整個(gè)過(guò)程都會(huì )有更高的透明度。通過(guò)這些改良，項目經(jīng)理可以更為輕松地創(chuàng )建驗證計劃，提高其所管理項目指標的范圍與可調整性，并獨有地結合形式驗證、測試環(huán)境模擬與驗證加速指標，以便于綜合驗證流程管理。這些新能力可以創(chuàng )造出更高質(zhì)量的產(chǎn)品、更有效率的多專(zhuān)家驗證團隊，并提高項目可預測性。 人們通常采用的融合驅動(dòng)型驗證（CDV）方法學(xué)，如開(kāi)放式驗證方法學(xué)（OVM）和e 復用方
- 關(guān)鍵字： Cadence 測試 OVM eRM 嵌入式軟件
CADENCE推出面向半導體設計的SaaS解決方案
- Cadence設計系統公司宣布推出為半導體設計而準備的服務(wù)式軟件（SaaS）。這些通過(guò)實(shí)際制造驗證的、隨時(shí)可用的設計環(huán)境，可以通過(guò)互聯(lián)網(wǎng)訪(fǎng)問(wèn)，讓設計團隊可以迅速提高生產(chǎn)力，并降低風(fēng)險和成本。Cadence Hosted Design Solutions可用于定制IC設計、邏輯設計、物理設計、高級低功耗、功能驗證和數字實(shí)現。 Cadence Hosted Design Solutions通過(guò)提供集成的EDA軟件套件以及相關(guān)的IT基礎架構、計算、存儲與安全網(wǎng)絡(luò )功能，帶來(lái)了一個(gè)完整的解決方案堆棧。&q
- 關(guān)鍵字： Cadence 半導體 SaaS IC設計
Cadence推出芯片封裝設計軟件SPB 16.2版本
- Cadence設計系統公司近日發(fā)布了SPB 16.2版本，全力解決電流與新出現的芯片封裝設計問(wèn)題。這次的最新版本提供了高級IC封裝/系統級封裝（SiP）小型化、設計周期縮減和DFM驅動(dòng)設計，以及一個(gè)全新的電源完整性建模解決方案。這些新功能可以提高從事單芯片和多芯片封裝/SiP的數字、模擬、RF和混合信號IC封裝設計師的效率。 設計團隊將會(huì )看到，新規則和約束導向型自動(dòng)化能力的推出，解決了高密度互連（HDI）襯底制造的設計方法學(xué)問(wèn)題，而這對于小型化和提高功能密度來(lái)說(shuō)是一個(gè)重要的促進(jìn)因素，因而得以使總
- 關(guān)鍵字： Cadence SPB 芯片封裝 SiP
Cadence推出SPB 16.2版本應對小型化產(chǎn)品設計挑戰
- Cadence發(fā)布了SPB 16.2版本，全力解決電流與新出現的芯片封裝設計問(wèn)題。這次的最新版本提供了高級IC封裝/系統級封裝（SiP）小型化、設計周期縮減和DFM驅動(dòng)設計，以及一個(gè)全新的電源完整性建模解決方案。這些新功能可以提高從事單芯片和多芯片封裝/SiP的數字、模擬、RF和混合信號IC封裝設計師的效率。 設計團隊將會(huì )看到，新規則和約束導向型自動(dòng)化能力的推出，解決了高密度互連（HDI）襯底制造的設計方法學(xué)問(wèn)題，而這對于小型化和提高功能密度來(lái)說(shuō)是一個(gè)重要的促進(jìn)因素，因而得以使總體的封裝尺寸大大
- 關(guān)鍵字： 封裝 設計 Cadence SPB
EDA工具：太貴，太便宜？
- 如果你問(wèn)不同的人，會(huì )得出截然相反的結論。 幾年前筆者參加過(guò)某EDA產(chǎn)品發(fā)布會(huì )后，咨詢(xún)一家國內某微電子所的專(zhuān)家對此意見(jiàn)，他說(shuō)：“一套新的設計工具要20萬(wàn)美元！相當于我們所一年的利潤，而且這只是一個(gè)設計工具！”頓時(shí)，筆者為高科技即將造福我國設計業(yè)的興奮勁兒被冷卻了。 但是你去問(wèn)EDA公司，他們的觀(guān)點(diǎn)就不同了。最典型的，記得一家EDA廠(chǎng)商的老總說(shuō)：你不要看一件東西本身的價(jià)格有多少，而要看它實(shí)際帶來(lái)的價(jià)值有多大？如果你拿一個(gè)工具可以開(kāi)發(fā)一個(gè)流行的產(chǎn)品，帶來(lái)了100萬(wàn)美元的
- 關(guān)鍵字： EDA Cadence IC設計業(yè) 居龍先生
Cadence推出C-to-Silicon Compiler
- 加州圣荷塞，2008年7月15日——全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司（納斯達克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產(chǎn)品，能夠讓設計師在創(chuàng )建和復用系統級芯片IP的過(guò)程中，將生產(chǎn)力提高10倍。C-to-Silicon Compiler中的創(chuàng )新技術(shù)成為溝通系統級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫(xiě)成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實(shí)現和集成SoC。這種
- 關(guān)鍵字： Cadence SoC C-to-Silicon Compiler 半導體
Cadence推出C-to-Silicon Compiler拓展系統級產(chǎn)品
- 全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司（納斯達克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產(chǎn)品，能夠讓設計師在創(chuàng )建和復用系統級芯片IP的過(guò)程中，將生產(chǎn)力提高10倍。C-to-Silicon Compiler中的創(chuàng )新技術(shù)成為溝通系統級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫(xiě)成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實(shí)現和集成SoC。這種重要的新功能對于開(kāi)發(fā)新型SoC和系統級IP，用于消費電子、無(wú)
- 關(guān)鍵字： Cadence C-to-Silicon Compiler
Cadence推出C-to-Silicon Compiler拓展系統級產(chǎn)品
- 全球電子設計創(chuàng )新領(lǐng)先企業(yè)Cadence設計系統公司（納斯達克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產(chǎn)品，能夠讓設計師在創(chuàng )建和復用系統級芯片IP的過(guò)程中，將生產(chǎn)力提高10倍。C-to-Silicon Compiler中的創(chuàng )新技術(shù)成為溝通系統級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫(xiě)成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實(shí)現和集成SoC。這種重要的新功能對于開(kāi)發(fā)新型SoC和系統級IP，用于消費電子、無(wú)
- 關(guān)鍵字： Cadence RTL SoC IP
CADENCE與Common Platform及ARM合作提供45納米RTL-to-GDSII參考流程
- 全球電子設計創(chuàng )新企業(yè)Cadence設計系統公司(NASDAQ: CDNS)今天宣布面向Common Platform™技術(shù)的45納米參考流程將于2008年7月面向大眾化推出。Cadence®與Common Platform技術(shù)公司包擴IBM、特許半導體制造公司和三星聯(lián)合開(kāi)發(fā)RTL-to-GDSII 45納米流程，滿(mǎn)足高級節點(diǎn)設計需要。該參考流程基于對應Common Power Format（CPF）的Cadence低功耗解決方案，而且還包含來(lái)自Cadence的關(guān)鍵可制造性設計（De
- 關(guān)鍵字： CADENCE Common Platform ARM RTL-to-GDSII 低功耗
Cadence為T(mén)SMC提供高級可制造性設計(DFM)解決方案
- Cadence設計系統公司宣布其多種領(lǐng)先技術(shù)已經(jīng)納入TSMC參考流程9.0版本中。這些可靠的能力幫助設計師使其產(chǎn)品更快地投入量產(chǎn)，提供了自動(dòng)化的、前端到后端的流程，實(shí)現高良品率、省電型設計，面向晶圓廠(chǎng)的40納米生產(chǎn)工藝。 Cadence已經(jīng)在多代的工藝技術(shù)中與TSMC合作，開(kāi)發(fā)參考流程，提供低功耗設計能力和高級DFM方法學(xué)。通過(guò)參考流程9.0，Cadence將這些性能拓展到該晶圓廠(chǎng)的40納米工藝節點(diǎn)，使用光刻物理分析和強化的統計靜態(tài)時(shí)序分析能力，此外一直追隨TSMC參考流程的Cadence已經(jīng)支
- 關(guān)鍵字： Cadence 晶圓 設計 DFM 低功耗
Cadence多種領(lǐng)先技術(shù)納入TSMC參考流程9.0版本
- 全球電子設計創(chuàng )新企業(yè)Cadence設計系統公司(NASDAQ: CDNS)今天宣布其多種領(lǐng)先技術(shù)已經(jīng)納入TSMC參考流程9.0版本中。這些可靠的能力幫助設計師使其產(chǎn)品更快地投入量產(chǎn)，提供了自動(dòng)化的、前端到后端的流程，實(shí)現高良品率、省電型設計，面向晶圓廠(chǎng)的40納米生產(chǎn)工藝。 “TSMC和Cadence之間的合作提供了自動(dòng)化的設計技術(shù)，這是在高級工藝節點(diǎn)上實(shí)現低風(fēng)險和快速量產(chǎn)的必要技術(shù)，”TSMC設計基礎架構營(yíng)銷(xiāo)部高級主管S.T. Juang說(shuō)。 Cadence已經(jīng)在多
- 關(guān)鍵字： Cadence TSMC DFM
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歡迎您創(chuàng )建該詞條，闡述對cadence?的理解，并與今后在此搜索cadence?的朋友們分享。 創(chuàng )建詞條
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