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基于DSP Builder的16階FIR濾波器實(shí)現
- 現場(chǎng)可編程門(mén)陣列(FPGA)器件廣泛用于數字信號處理領(lǐng)域．而使用VHDL或VerilogHDL語(yǔ)言進(jìn)行設計的難度較大。提出一種采用DSP Builder實(shí)現FIR濾波器的設計方案，按照Matlab／Simulink／DSP Builder／Modelsim／QuartusⅡ的設計流程，設計一個(gè)16階的FIR低通濾波器，并完成了軟硬件的仿真與驗證。結果表明，該方法簡(jiǎn)單易行，可滿(mǎn)足設計要求，它驗證了采用DSP Builder實(shí)現濾波器設計的獨特優(yōu)勢。
- 關(guān)鍵字： Builder DSP FIR 濾波器
基于DSP Builder的腦電信號小波處理
- 關(guān)鍵字： 小波變換 腦電信號 DSP-Builder Mallat算法 FPGA
基于DSP Builder的Chirp信號源設計
- 設計分析了Chirp函數在時(shí)域和頻域內的一般特點(diǎn)和解析公式。提出首先在A(yíng)ltera DSP開(kāi)發(fā)工具DSP Builder中實(shí)現直接數字合成器(DDS)模塊，根據Chirp函數特定的輸入／輸出(線(xiàn)性和非線(xiàn)性)關(guān)系，計算出當前輸入字與輸出頻率的對應關(guān)系；然后設計控制字子模塊產(chǎn)生DDS模塊的頻率控制字，驅動(dòng)DDS產(chǎn)生不同的輸出頻率，通過(guò)在Matlab的Simu-link環(huán)境下的仿真驗證，得出不同時(shí)刻輸出的頻譜圖，驗證了該設計能很好地實(shí)現Chirp信號源。
- 關(guān)鍵字： Builder Chirp DSP 信號源
嵌入式WinCE中CAN總線(xiàn)控制器的驅動(dòng)設計
- 關(guān)鍵字： CAN總線(xiàn) SJA1000 WinCE 流接口驅動(dòng) Platform Builder
基于C++ Builder的自動(dòng)變速器電控單元實(shí)車(chē)試驗數據采集系統
- 摘要 本文闡述了基于Borland C++ Builder開(kāi)發(fā)的自動(dòng)變速器電控單元（ECU）實(shí)車(chē)試驗的數據采集系統，通過(guò)對系統硬件結構、軟件編制核心步驟的描述，詳細介紹了系統的開(kāi)發(fā)過(guò)程。本數據采集系統為自動(dòng)變速器電控單元的開(kāi)發(fā)提供了重要的測試平臺。 關(guān)鍵詞 C++ Builder，電控單元，數據采集，液力自動(dòng)變速器 1 引言 液力自動(dòng)變速器是將車(chē)速和節氣門(mén)開(kāi)度等車(chē)輛的狀態(tài)信號作為電控單元(ECU)的輸入信號，經(jīng)電控單元識別判斷處理后，根據換檔規律，發(fā)出信號給相應電磁閥，利用電磁閥控制油壓回路
- 關(guān)鍵字： ECU C++ Builder 電控單元 數據采集 液力自動(dòng)變速器
Altera發(fā)布具有第二代模型綜合技術(shù)的DSP Builder工具8.0
- 面向高性能數字信號處理(DSP)設計，Altera公司發(fā)布具有第二代模型綜合技術(shù)的DSP Builder工具8.0。該技術(shù)使DSP設計人員第一次能夠自動(dòng)生成基于高級Simulink設計描述的時(shí)序優(yōu)化RTL代碼。借助這一新的DSP Builder，設計人員在幾分鐘內就可以實(shí)現接近峰值FPGA性能的高性能設計。和手動(dòng)優(yōu)化HDL代碼需要數小時(shí)甚至數天時(shí)間相比，這大大提高了效能。 The MathWorks信號處理和通信市場(chǎng)總監Ken Karnofsky評論說(shuō)：“DSP Builder是第二
- 關(guān)鍵字： Altera DSP Builder RF 嵌入式
基于DSP Builder的14階FIR濾波器的設計
- 數字濾波器在數字信號處理的各種應用中發(fā)揮著(zhù)十分重要的作用，他是通過(guò)對采樣數據信號進(jìn)行數學(xué)運算處理來(lái)達到頻域濾波的目的。數字濾波器既可以是有限長(cháng)單脈沖響應(FIR)濾波器也可以是無(wú)限長(cháng)單脈沖響應(IIR)濾波器。在維納濾波器理論發(fā)明的早期，人們使用IIR濾波器，但現在更多是使用FIR濾波器。本文按照Matlab／Simulink／DSP Builder／QuartusⅡ流程，設計一個(gè)FIR濾波器。Altera DSP Builder是連接Simulink和QuartusⅡ開(kāi)發(fā)軟件的DSP開(kāi)發(fā)工具。在DSP
- 關(guān)鍵字： 濾波器 設計 FIR Builder DSP 基于
Altera為SOPC Builder工具推出32位V1 ColdFire軟核
- 為幫助系統級設計人員在FPGA軟核處理器上有更多的選擇，Altera公司(NASDAQ: ALTR)今天宣布，Freescale將為SOPC Builder工具推出32位V1 ColdFire軟核。為迅速方便的使用Altera® Cyclone® III FPGA建立系統級設計，設計人員現在使用SOPC Builder工具時(shí)，可以選擇Freescale®、ARM®或者Altera軟核處理器以及50多種其他的知識產(chǎn)權(IP)模塊。 SOPC Builder是獨特的A
- 關(guān)鍵字： Altera SOPC Builder 軟核 Freescale FPGA
基于DSP Builder的VGA接口設計
- 引言 隨著(zhù)電子技術(shù)的發(fā)展，VGA(視頻圖形陣列)接口出現在很多嵌入式平臺上，用于圖像信息的實(shí)時(shí)顯示等。在某些情況下，設計者希望通過(guò)普通的顯示器或投影儀觀(guān)測FPGA內部的一些矢量信號，即把帶VGA接口的顯示器當作示波器使用等，這就需要對數據進(jìn)行處理，使之能夠在顯示器上實(shí)時(shí)顯示。 本文基于DSP Builder的VGA接口設計方法，對VGA接口時(shí)序和系統設計需求進(jìn)行了介紹，并在硬件平臺下實(shí)現一維與二維信號的顯示。 VGA接口標準 VGA顯像原理 顯示器通過(guò)光柵掃描的方
- 關(guān)鍵字： DSP Builder VGA 接口 嵌入式系統 嵌入式
基于DSP Builder的VGA接口設計
- 摘 要：本文給出了基于A(yíng)ltera DSP Builder平臺下VGA接口的系統級設計方法。該接口模塊可利用NiosⅡ進(jìn)行靈活地控制和配置。文中在CycloneⅡ DSP平臺上實(shí)現了該設計并驗證了設計的有效性。 關(guān)鍵詞：VGA;DSP Builder;SOPC;行頻;場(chǎng)頻 引言 隨著(zhù)電子技術(shù)的發(fā)展，VGA(視頻圖形陣列)接口出現在很多嵌入式平臺上，用于圖像信息的實(shí)時(shí)顯示等。在某些情況下，設計者希望通過(guò)普通的顯示器或投影儀觀(guān)測FPGA內部的一些矢量信號，即把帶VGA接口的顯示器當作示波
- 關(guān)鍵字： 嵌入式系統 單片機 ：VGA DSP Builder 行頻 MCU和嵌入式微處理器
應用SoPC Builder開(kāi)發(fā)電子系統
- 摘 要：本文從系統總線(xiàn)設計、用戶(hù)自定義指令和FPGA協(xié)處理器的應用這三個(gè)方面詳細介紹了如何應用SoPC設計思想和SoPC Builder工具來(lái)開(kāi)發(fā)電子系統。通過(guò)應用SoPC Builder開(kāi)發(fā)工具，設計者可以擺脫傳統的、易于出錯的軟硬件設計細節，從而達到加快項目開(kāi)發(fā)、縮短開(kāi)發(fā)周期、節約開(kāi)發(fā)成本的目的。 關(guān)鍵詞：SoPC；SoPC Builder；FPGA 引言 隨著(zhù)技術(shù)的進(jìn)一步發(fā)展，SoC設計面臨著(zhù)一些諸如如何進(jìn)行軟硬件協(xié)同設計，如何縮短電子產(chǎn)品開(kāi)發(fā)周
- 關(guān)鍵字： SoPC Builder FPGA 軟硬件設計 系統總線(xiàn) 其他IC 制程
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