基于DSP Builder的16階FIR濾波器實(shí)現

1 FIR濾波器介紹
1．1 FIR濾波器原理
對于一個(gè)FIR濾波器系統，它的沖激響應總是有限長(cháng)的，最具體的FIR濾波器可用下式表示：

式中：r是FIR濾波器的抽頭數；x(n-r)是延時(shí)，r個(gè)抽頭的輸入信號；b(r)是第r級抽頭數(單位脈沖響應)；M是濾波器的階數；y(n)表示濾波器的輸出序列。濾波器就是尋求一個(gè)可實(shí)現的系統函數H(z)，使其頻率響應H(ejω)滿(mǎn)足所希望得到的頻域信號，也可以用卷積的形式來(lái)表示：
y(n)=z(n)*h(n)
典型的直接I型FIR濾波器如圖1表示，其輸出序列y(n)滿(mǎn)足下式：

1．2 設計要求
數字濾波器實(shí)際上是一個(gè)采用有限精度算法實(shí)現的線(xiàn)性非時(shí)變離散系統。它的設計步驟是先根據需要確定其性能指標，設計一個(gè)系統函數h(n)逼近所需要的性能指標，濾波器的系數計算可以借助Matlab強大的計算功能和現成濾波器設計工具來(lái)完成，最后采用有限的精度算法實(shí)現。該系統的設計指標為：設計一個(gè)16階的低通濾波器，選模擬信號的采樣頻率Fs為5 kHz，要求信號的截止頻率Fc=1 kHz，輸入序列的位寬為9位(最寬位為符號位)。激勵源為幅值為27，頻率為800 Hz與1 600 Hz兩個(gè)信號的混頻信號。

2 基于DSP Builder設計FIR濾波器
2．1 DSP Builder介紹
DSP Builder是美國Al-tera公司推出的一個(gè)面向DSP開(kāi)發(fā)的系統級設計工具，它在QuartusⅡ設計環(huán)境中集成了Matlab和SimuIinkDSP開(kāi)發(fā)軟件。以往使用的Matlab工具僅僅作為DSP算法的建模和基于純數學(xué)的仿真，其數學(xué)模型無(wú)法為硬件DSP應用系統直接產(chǎn)生實(shí)用的程序代碼，仿真測試的結果也往往是基于數學(xué)的算法結果。而以往的FPGA所需要的傳統基于硬件描述語(yǔ)言的設計因考慮了FPGA硬件的延時(shí)與VHDL遞歸算法的銜接，以及補碼運算和乘積結果截取等問(wèn)題，所以相當繁瑣。而對于DSP Builder而言，它作為Matlab的一個(gè)Simulink工具箱，使得用FPGA設計的DSP系統完全可以通過(guò)Simulink的圖形化界面進(jìn)行建模、系統級仿真。設計模型可直接向VHDL硬件描述語(yǔ)言轉換，并自動(dòng)調用QuartusⅡ等EDA設計軟件，完成綜合、網(wǎng)表生成以及器件適配乃至FPGA的配置下載，使得系統描述與硬件實(shí)現有機地融合，充分體現了現代電子技術(shù)自動(dòng)化開(kāi)發(fā)的特點(diǎn)與優(yōu)勢。
2．2 FIR濾波器的設計
2．2．1 FIR濾波器參數選取
采用Matlab提供的濾波器專(zhuān)用設計工具FDAtool仿真設計的濾波器，可滿(mǎn)足要求的FIR濾波器幅頻特性，由于浮點(diǎn)小數在FPGA中實(shí)現得比較困難，且代價(jià)太大，因而需要將濾波器的系數和輸人數據轉化為整數，其中量化后的系統可以在Matlab主窗口中直接轉化，對于輸入數據，乘以28的增益用Altbus控制位寬轉化為整數輸入。
2．2．2 FIR濾波器模型的建立
根據FIR濾波器原理，可以利用FPGA來(lái)實(shí)現FIR濾波電路。DSP Builder設計流程的第一步是在Matlab／Simulink中進(jìn)行設計輸入的，即在Matlab的Simulink環(huán)境中建立一個(gè)MDL模型文件，用圖形方式調用DSP Builder和其他Simulink庫中的圖形模塊，構成系統級或算法級設計框圖，如圖2所示。