臺積電計劃 2025 年推出 N4C 工藝，相比 N4P 成本最高降幅 8.5%

IT之家 4 月 26 日消息，臺積電近日展示了全新 4nm 級別生產(chǎn)工藝 N4C，通過(guò)顯著(zhù)降低成本和優(yōu)化設計能效，進(jìn)一步增強 5nm 級別生產(chǎn)工藝。

臺積電公司近日舉辦了 2024 北美技術(shù)研討會(huì )，IT之家翻譯該公司業(yè)務(wù)開(kāi)發(fā)副總裁張凱文內容如下：

我們的 5nm 和 4nm 工藝周期還未結束，從 N5 到 N4，光學(xué)微縮密度改進(jìn)了 4%，而且我們會(huì )繼續增強晶體管性能。

我們現在為 4nm 技術(shù)陣容引入 N4C 工藝，讓我們的客戶(hù)能夠消除一些掩模并改進(jìn)標準單元和 SRAM 等原始 IP 設計，以進(jìn)一步降低總體產(chǎn)品級擁有成本。

N4C 工藝進(jìn)一步擴充了臺積電 N5 / N4 節點(diǎn)系列陣容，建立在 N4P 工藝技術(shù)上，通過(guò)重新設計標準單元和 SRAM 單元、改變一些設計規則以及減少使用的掩模層數量，成本比 N4P 最多可以降低 8.5%。