2.5D EDA工具中還缺少什么？

2.5D 設計的 EDA 工具鏈中存在的缺陷限制了這種先進(jìn)封裝方法的應用，目前這種方法主要局限于高性能計算領(lǐng)域。然而，隨著(zhù)芯片行業(yè)其他部分開(kāi)始向高級封裝和芯片組件邁進(jìn)，EDA 行業(yè)正開(kāi)始調整發(fā)展方向。

所有新技術(shù)都有學(xué)習期，2.5D 先進(jìn)封裝技術(shù)當然也不例外。盡管這種封裝方法的潛力很明顯——具有比視網(wǎng)膜尺寸的 SoC 更多的功能、更低的功耗和更高的性能，但 EDA 行業(yè)對這個(gè)市場(chǎng)的態(tài)度相當謹慎。直到最近，眾多封裝方案中哪一個(gè)能夠獲得足夠的市場(chǎng)份額以支持投資還不清楚。然而，隨著(zhù)金融市場(chǎng)預計高帶寬內存（HBM）的應用規模更大，而 2.5D 技術(shù)的進(jìn)展催生出了第一個(gè)概念驗證，市場(chǎng)形勢已有積極變化。

要實(shí)現 2.5D 技術(shù)的廣泛應用，仍需進(jìn)行大量的優(yōu)化和自動(dòng)化工作，關(guān)于多種可能的解決方案中哪個(gè)會(huì )勝出的問(wèn)題仍有待解決。然而，在標準逐步發(fā)布和行業(yè)持續推進(jìn)該封裝技術(shù)的過(guò)程中，相關(guān)工具需要比現在更高效、更優(yōu)雅地應對一系列挑戰。

接口

2.5D 集成帶來(lái)了一個(gè)之前不存在的連接類(lèi)型，這是最大的挑戰之一，但也是一個(gè)機遇。盡管之前的設計擁有相同的片上連接，但 2.5D 采用中介進(jìn)行連接。從這個(gè)角度看，它們很像 PCB（印刷電路板），但連接密度更接近于最先進(jìn)的平面芯片。

Cadence 自定義 IC 與 PCB 組的產(chǎn)品管理團隊主管 John Park 表示，「當你開(kāi)始制作獨立的芯片組件并為 UCIe 插入 PHY 時(shí)，你就會(huì )面臨信號完整性的經(jīng)典問(wèn)題。當通過(guò)一個(gè)中間層或橋接器將這個(gè)芯片組件上的 UCIe 接口連接到另一個(gè) UCIe 接口時(shí)，是否符合要求？抖動(dòng)有多大？線(xiàn)路上的噪聲是否過(guò)多導致我的接收眼縮??？在芯片設計端和系統端所做的處理正在逐漸匯聚。系統端已經(jīng)有超過(guò) 30 年處理信號完整性的經(jīng)驗，并且我們具有先進(jìn)的三維電磁場(chǎng)求解器，允許你對其進(jìn)行建模。對于數字芯片設計師來(lái)說(shuō)，這個(gè)概念可能有些新穎?！?/p>

如今，集成電路設計師使用的工具更像是電路板工具，但隨著(zhù)時(shí)間推移，這將更像是芯片級問(wèn)題。Ansys 的產(chǎn)品營(yíng)銷(xiāo)總監 Marc Swinnen 表示：「現在的通信仍然非常類(lèi)似于 PCB，它是粗粒度的。業(yè)界正朝著(zhù)更細微的顆粒度發(fā)展，我們看到芯片組件連接從 C4 凸點(diǎn)變?yōu)槲⑼裹c(diǎn)，再到混合鍵合，互連密度也越來(lái)越高。隨著(zhù)更細的顆粒度和 3D 架構，你可以考慮功能模塊與其他模塊的通信。從理論上講，它可以發(fā)展得更遠，但使用現有的工具進(jìn)行設計和布局實(shí)在太困難了?！?/p>

這里存在一個(gè)學(xué)習周期，涉及到插座材料和設計以及相關(guān)通信標準的發(fā)展。Eliyan 的首席執行官兼聯(lián)合創(chuàng )始人 Ramin Farjadrad 表示：「UCIe 有兩個(gè)版本，分別是先進(jìn)封裝和標準封裝。對于先進(jìn)封裝，導線(xiàn)距離是 2 毫米；但對于標準封裝，距離是 20 至 25 毫米。如果要獲得最高的帶寬，使用標準封裝要比使用先進(jìn)封裝困難得多。在先進(jìn)封裝中，使用基本的 SerDes 就可以達到 32Gbps。不用擔心串擾或通道返回損耗。由于導線(xiàn)密度很大，你可以在導線(xiàn)屏內放置高速導線(xiàn)，不需要額外的過(guò)孔。而在標準封裝中，必須使用過(guò)孔，這會(huì )導致串擾和反射?！?/p>

盡管看似一切都傾向于支持先進(jìn)封裝，但實(shí)際情況并非如此簡(jiǎn)單。Farjadrad 補充說(shuō)：「雖然線(xiàn)密度可能比高級基板低 5 到 6 倍，但這意味著(zhù)線(xiàn)的截面厚度可以增加 5 到 6 倍。這使得對于相同的導線(xiàn)，電阻減少了 30 倍，從而可以實(shí)現更長(cháng)距離的傳輸。這是在高速與低電阻之間取得的平衡折中?！?/p>

UCIe 先進(jìn)封裝依賴(lài)于其非常短的傳輸距離。西門(mén)子數字工業(yè)軟件高級封裝解決方案總監 Tony Mastroianni 表示：「因此，你不需要使用很多長(cháng)距離 SerDes 中的先進(jìn)均衡技術(shù)。這導致它們體積更小、功耗更低。它們是理想的發(fā)射器和接收器，因此可以避免封裝中的布線(xiàn)通道產(chǎn)生失真問(wèn)題。你確實(shí)需要仔細布置這些走線(xiàn)，并處理間距和屏蔽問(wèn)題，以確保不會(huì )因芯片間的非理想布線(xiàn)而損失性能。大多數現有的 PHY 設計是利用它們的短距離特性。這會(huì )產(chǎn)生一個(gè)問(wèn)題，因為你只能在一個(gè)芯片上放置少量的 HBM 內存。你不能把它們放得離一個(gè)小芯片太遠，因為這些 PHY 并不是為此而設計的?！?/p>

其他工具需要進(jìn)行重大升級。Fraunhofer IIS/EAS 高效電子部門(mén)主管 Andy Heinig 表示：「3D 系統在系統的不同部分包含龐大的電源傳輸網(wǎng)絡(luò )。芯片上有網(wǎng)格，芯片間有銅柱或者混合鍵合墊，系統外部還有其他元素——通常是封裝基板。整個(gè)電源網(wǎng)絡(luò )是一個(gè)非常復雜的結構，包含數百萬(wàn)個(gè)設計元素，大小也各不相同。芯片上的設計元素在幾十微米的范圍內，而封裝上的結構最大可以達到幾毫米。對于 3D 求解器來(lái)說(shuō)，這種多層次問(wèn)題通常很難解決，但為了驗證電源網(wǎng)絡(luò )，還是有必要對整個(gè)電網(wǎng)進(jìn)行模擬?！?/p>

電源問(wèn)題更像是集成電路工具而不是印刷電路板工具。西門(mén)子數字產(chǎn)業(yè)軟件高級封裝方案總監 Mastroianni 說(shuō)：「電源通常從底層晶體管提供并向上傳遞，盡管相關(guān)工具可以提供幫助，但仍需對其進(jìn)行管理。在 3D 設計中，整個(gè)設備將使用數百萬(wàn)或數千萬(wàn)個(gè)混合鍵合填充。相較于傳統芯片預先設計電源和地網(wǎng)絡(luò )，你只需在整個(gè)芯片上配置一個(gè)統一網(wǎng)格來(lái)管理電源。布局與尋路工具將決定哪些觸點(diǎn)用于電源傳輸?！?/p>

變異問(wèn)題

隨著(zhù)系統向 2.5D 和 3D 的發(fā)展，芯片上的變異（OCV）問(wèn)題愈發(fā)顯著(zhù)。Mastroianni 表示：「時(shí)序閉環(huán)和 OCV 成為了巨大挑戰。由于不再依賴(lài)單一晶圓，工藝變異將極度加劇。若微芯片模組采用不同工藝制造，它們之間將失去關(guān)聯(lián)。對于單一晶體管，你依賴(lài)于其內部的關(guān)聯(lián)性；然而在采用不同技術(shù)、供應商和晶圓時(shí)，這種關(guān)聯(lián)性會(huì )消失?！?/p>

不僅僅是工藝變化需要關(guān)注，溫度變化也是。Ansys 的 Swinnen 表示：「溫度波動(dòng)會(huì )導致超過(guò)靜態(tài)時(shí)序分析最小/最大溫度范圍的重大設備行為變化。機械應力對半導體器件的電氣參數有很大影響。實(shí)際上，許多工藝有意識地在制造晶體管時(shí)引入機械應力來(lái)影響其特性。目前仍在開(kāi)發(fā)將機械結果轉變?yōu)殡姎庥绊懙慕鉀Q方案。此外，有些人正關(guān)注將光子學(xué)集成到封裝中，但光子學(xué)電路對溫度非常敏感，哪怕微小變化也可能導致參數失效?！?/p>

角落問(wèn)題可能會(huì )相互影響。Cadence 的 Park 表示：「要解決時(shí)序問(wèn)題，必須考慮多個(gè)方面，如工藝、電源和熱管理。隨著(zhù)這些問(wèn)題逐漸疊加，問(wèn)題的復雜性也在增加。如何解決？我們已經(jīng)有一些削弱角落問(wèn)題的技術(shù)。當我們應用 3D 堆疊和混合鍵合時(shí)，業(yè)界希望看到相似的工藝、接近的節點(diǎn)以及類(lèi)似的時(shí)序性能，從而實(shí)現更易于管理的方案?！?/p>

在過(guò)去，我們通過(guò)增加裕度來(lái)應對變異問(wèn)題。Mastroianni 表示：「如果試圖解決所有的工藝變異和性能問(wèn)題，過(guò)多的裕度會(huì )讓設計變得異常復雜。因此，我們需要在模件之間設置接口，從根本上實(shí)現高速同步。這可以解耦這些變異并在兩個(gè)模件之間實(shí)現高度同步的高速接口?！?/p>

工具的發(fā)展

EDA 行業(yè)正努力解決這些及其他問(wèn)題。新思科技解決方案集團硬件工程高級經(jīng)理 Kent Stahn 表示：「在該領(lǐng)域中，有一些以封裝為中心的工具正試圖解決所有問(wèn)題。同時(shí)，一些源自硅領(lǐng)域的工具也在不斷發(fā)展以應對未來(lái)，例如 RDL 扇出封裝等。從布局角度來(lái)看，這些工具正在不斷進(jìn)步。接下來(lái)是分析部分，我們看到分析工具與布局工具之間的整合變得越來(lái)越出色?！?/p>

然而，仍有許多工作要完成。Park 表示：「當前絕大部分工具都是封裝設計工具的延伸。75% 以上的硅間隔器都是采用過(guò)去幾十年在印刷電路板和層壓封裝領(lǐng)域修改過(guò)的工具制作的。這些工具在電源方面進(jìn)行了調整。我們需要一個(gè)不同的電源路由器，所以我們加了這個(gè)功能。然而，當我進(jìn)行層壓封裝時(shí)，就沒(méi)有正式的 DRC 或 LVS。他們運行某些 CAM 工具，確保沒(méi)有間距違規和銳角問(wèn)題，但這種方法相當非正式。我們并非以這種方式制造晶片。我們采用非常正式的 DRC 和 LVS 流程，確保所產(chǎn)出的成果整潔且可生產(chǎn)?！?/p>

簽出過(guò)程已深入融合至芯片開(kāi)發(fā)方法中。Swinnen 提問(wèn)：「人們?yōu)楹稳绱诵刨?lài)簽出環(huán)節？當 3 納米技術(shù)問(wèn)世時(shí)，沒(méi)有人擁有豐富經(jīng)驗，3D 互連器同樣如此。大家都承認，目前求解器的實(shí)際應用尚不多見(jiàn)。你需要一個(gè)在過(guò)去已展現出能妥善處理意外情況的求解器，它具備良好的適應性、廣泛的應用范圍和足夠的精確度。這也是為什么人們在簽出環(huán)節如此保守且不愿改變的原因之一。他們希望求解器能正確可靠地應對各種問(wèn)題。

關(guān)鍵的升級需求之一是分析電阻 R 和電容 C 以外的因素。新思科技的 Stahn 表示：「芯片設計師往往忽略電感 L，而它實(shí)際上十分重要。這就是為什么封裝設計師、芯片設計師和印刷電路板設計師需要聯(lián)合起來(lái)，多個(gè)學(xué)科共同協(xié)作。有一些不同工具供選擇，例如可以集成到布局工具中的工具，或者單獨用于信號完整性分析的工具。只要芯片設計師開(kāi)始關(guān)注電感 L 并改變他們的思維方式，這是完全可行的。對于傳統的硅提取工具，他們也必須開(kāi)始關(guān)注這方面。因為隨著(zhù)中繼器尺寸增大、電路長(cháng)度加長(cháng)、速度提高，它們與波長(cháng)或波長(cháng)的十分之一變得越來(lái)越接近。我們必須要考慮這方面，否則將面臨信號完整性問(wèn)題?！?/p>

與過(guò)去相比，架構師需要更多的幫助?！该總€(gè)人都需要系統規劃師，」Park 表示，「設計的不僅僅是單個(gè)芯片，而是三個(gè)集成芯片。從更高層次來(lái)看，你需要一個(gè)系統規劃師來(lái)整合這些芯片元件，優(yōu)化它們的放置位置，關(guān)注熱設計和電源傳輸，并據此創(chuàng )建優(yōu)化的 3D 平面圖。然后你可以使用一個(gè)工具設計數字芯片元件，使用另一個(gè)工具設計模擬芯片元件，最后進(jìn)行封裝。從工具角度來(lái)看，系統級規劃已經(jīng)取得了很大的進(jìn)步，但我們僅僅在擴展它們的數據庫并增加新功能?！?/p>

最大的改變可能是組織層面的。Mastroianni 說(shuō)道：「過(guò)去，封裝設計師從未與架構師進(jìn)行過(guò)交流。而現在必須要有這種交流。會(huì )選擇哪種實(shí)施技術(shù)？將如何處理熱問(wèn)題？采用哪種封裝技術(shù)？是硅基中繼代表還是有機中繼代表？因為存在無(wú)限多種場(chǎng)景，所以需要盡早進(jìn)行分析。如何將系統或子系統拆分成眾多芯片組？在架構分解層面，你至少需要考慮應力分析。當開(kāi)始進(jìn)行物理設計時(shí)，封裝設計師需要與芯片設計師一起完成 I/O 規劃。此外，還要考慮測試方法，測試工程師需與封裝工程師合作，探討芯片組中采用哪些測試策略，以及如何在封裝中連接它們?！?/p>

結論

EDA 公司已經(jīng)對現有工具作出了改進(jìn)，以實(shí)現和驗證 2.5D 系統。然而，這些工具可能不足以使 2.5D 集成成為主流，原因在于工具與設計團隊的結構組織未必完全契合。盡管最優(yōu)的組織結構尚無(wú)定論，但最終他們需要共同努力并進(jìn)行協(xié)作。問(wèn)題通常隱藏在細微處，而根據當今的方法論，存在許多隱患和未知因素，導致潛在災難隨時(shí)可能發(fā)生。