楷登電子成功流片基于臺積電N3E工藝的16G UCIe先進(jìn)封裝IP

近日，楷登電子（Cadence）宣布基于臺積電3nm（N3E）工藝技術(shù)的Cadence? 16G UCIe? 2.5D先進(jìn)封裝IP成功流片。

該IP采用臺積電3D Fabric? CoWoS-S硅中介層技術(shù)實(shí)現，可提供超高的帶寬密度、高效的低功耗性能和卓越的低延遲，非常適合需要極高算力的應用。

據悉，楷登電子目前正與許多客戶(hù)合作，來(lái)自N3E測試芯片流片的UCIe先進(jìn)封裝IP已開(kāi)始發(fā)貨并可供使用。這個(gè)預先驗證的解決方案可以實(shí)現快速集成，為客戶(hù)節省時(shí)間和精力。