性能提高44%，三星計劃2納米制程加入背后供電技術(shù)

在與臺積電的競爭之路上，三星可謂頻繁出招。除了3納米導入全新GAAFET全環(huán)繞柵極電晶體架構，已成功量產(chǎn)，照三星半導體藍圖分析，2025年大規模量產(chǎn)2納米，更先進(jìn)1.4納米預定2027年量產(chǎn)。

韓國媒體The Elec報導，三星計劃使用背面供電網(wǎng)絡(luò )(BSPDN)技術(shù)用于2納米芯片。研究員Park Byung-jae在日前舉行的三星技術(shù)論壇SEDEX 2022介紹BSPDN細節。從過(guò)去高K金屬柵極技術(shù)到FinFET，接著(zhù)邁向MBCFET，再到BSPDN，FinFET仍是半導體制程最主流技術(shù)，之前稱(chēng)為3D電晶體，是10納米等級制程關(guān)鍵，三星已轉向發(fā)展下一代GAAFET。

三星未來(lái)將借由小芯片設計架構，不再采用單個(gè)芯片應用同節點(diǎn)制程技術(shù)，可連接不同代工廠(chǎng)、不同節點(diǎn)制程各種芯片模組，也稱(chēng)為3D-SOC。BSPDN可解釋成小芯片設計演變，原本將邏輯電路和存儲器模組整合的現有方案，改成正面具備邏輯運算功能，背面供電或訊號傳遞。

值得一提的是，BSPDN并不是首次出現，這一概念于2019年在IMEC研討會(huì )就出現過(guò)，到2021年IEDM論文又再次引用。2納米制程應用BSPDN后，經(jīng)后端整合設計和邏輯最佳化，可解決FSPDN的前端布線(xiàn)壅塞問(wèn)題，性能提高44%，功率效率提高30%。