先進(jìn)工藝下芯片的勝負手：高效驗證

Intel發(fā)布了Stratix 10 GX 10M FPGA,這款巨型芯片擁有1020萬(wàn)個(gè)邏輯單元,集成了433億個(gè)晶體管。類(lèi)似的還有AMD發(fā)布的二代霄龍芯片,擁有395.4億個(gè)晶體管。這些超大規模的芯片不斷刷新著(zhù)晶體管的數目紀錄,在坐擁性能怪獸稱(chēng)號的同時(shí),也將芯片的設計生產(chǎn)難度不斷提高。

據統計,28nm的IC設計平均費用為5,130萬(wàn)美元,使用FinFET技術(shù)的7nm工藝,則需要2億9,780萬(wàn)美元,兩者差距為6倍。

高昂的設計費用讓芯片企業(yè)都希望能一次就投片成功,但實(shí)際上, 2018 年 ASIC 芯片的一次投片成功率只有 26%。

先進(jìn)的工藝節點(diǎn)引發(fā)了新的問(wèn)題,如果芯片的驗證不能跟上,就會(huì )造成反復投片問(wèn)題,讓芯片設計者可能“血本無(wú)歸”。驗證的準確性已經(jīng)決定著(zhù)芯片的“生死”。

無(wú)處不在的驗證

從芯片最初的架構設計到最后的流片,驗證工作貫穿了整個(gè)設計流程,整個(gè)芯片設計70%左右的工作量已經(jīng)被驗證所占據。

龐大的芯片設計規模和指數增長(cháng)的芯片結構復雜度,無(wú)所不在的連接,平臺的安全性,在先進(jìn)工藝的環(huán)境下,一顆能完美運行的芯片更需要多層次的反復驗證。

從前往后,通常的芯片驗證包括了IP核/模塊級驗證(Block-LevelVerification)、系統級驗證(System-Level Verification)、靜態(tài)時(shí)序分析和時(shí)序驗證(Static timing analysis & Timing Verification)、版圖驗證(Physical verification)等多個(gè)步驟。

版圖驗證是橫亙在流片之前的最后一道驗證工序,在所有的檢查和驗證都準確無(wú)誤的情況下,芯片設計階段就告完成,下面將進(jìn)入晶圓廠(chǎng)進(jìn)行制造。

作為連接著(zhù)設計通向生產(chǎn)大門(mén)的守門(mén)人,版圖驗證的重要性不言而喻。晶圓廠(chǎng)生產(chǎn)芯片有一定的規則,設計公司設計出來(lái)的版圖如果不遵守這些規則,就無(wú)法從圖紙變成真正的芯片。版圖驗證就是確保芯片要嚴格遵守這些規則。

這些規則被叫做設計規則(Design Rule), 在版圖設計過(guò)程中需要不斷進(jìn)行設計規則檢查,這個(gè)過(guò)程叫做DRC(Design Rule Check)。

DRC的主要目標是在設計中實(shí)現可靠性并提高芯片的良率。晶圓代工廠(chǎng)提供的所有規則都以驗證規則文件的形式作為物理驗證工具的輸入提供。如果違反任何一項規則,DRC將會(huì )反映在設計中。

版圖完成之后還要確保功能與原理圖中的設計是否一致,有專(zhuān)門(mén)的工具進(jìn)行這一項檢查,這項檢查流程叫做LVS(Layout Versus Schematic)。

此外,還有電學(xué)規則檢查ERC(Electrical Rule Check)和針對制造的設計檢查DFM(Design For Manufacture)來(lái)發(fā)現影響制造質(zhì)量與良率的因素。

如此復雜的檢測,如果沒(méi)有功能強大的設計工具來(lái)支持是無(wú)法想象的。目前,市面上有多種版圖驗證工具,“粉絲”最多的就是Mentor公司的Calibre平臺。它也是芯片設計中的Golden Signoff(設計簽收)工具。

設計與先進(jìn)工藝間的橋梁

Calibre是Mentor公司專(zhuān)為復雜芯片設計的物理驗證挑戰而研發(fā)的業(yè)界最高性能平臺。它基于先進(jìn)的層次化算法和技術(shù),能夠快速、準確、完善的對混合集成電路進(jìn)行物理驗證及寄生提取。目前,它已經(jīng)被全球主流的晶圓廠(chǎng)采用,并成為其內部的物理驗證標準。

“該工具持續發(fā)展提高,和客戶(hù)之間形成正反饋,終于穩占市場(chǎng)經(jīng)久不衰?！币晃粯I(yè)內專(zhuān)家這樣評價(jià)Calibre平臺。

主流的晶圓廠(chǎng)在開(kāi)發(fā)工藝的時(shí)候,會(huì )用Calibre平臺去驗證工藝實(shí)際效果,當驗證規則成型以后,再給設計公司使用。如此往復,就在設計公司和晶圓廠(chǎng)之間建立了一座橋梁。

有一個(gè)經(jīng)典案例,Mentor與TSMC攜手,在開(kāi)發(fā)12nm和7nm FinFET Plus工藝時(shí),增加了工具的覆蓋率,還優(yōu)化了設計套件的運行速度。此外,TSMC和Mentor還緊密配合,以便雙方的共同客戶(hù)能夠了解Calibre設計規則檢查(DRC)和多重曝光軟件方面的極紫外(EUV)光刻要求。

TSMC是開(kāi)發(fā)先進(jìn)工藝的領(lǐng)路者,與這樣的伙伴合作,Calibre平臺積累大量豐富的經(jīng)驗,開(kāi)發(fā)了很多先進(jìn)功能。在與其他晶圓廠(chǎng)或設計公司合作時(shí),這些功能和經(jīng)驗會(huì )幫助其避開(kāi)不少障礙。

整個(gè)Calibre平臺包含了很多模塊,針對不同的驗證目標,最主要的模塊如下:

Calibre DRC——作為工作在展平模式下的設計規則檢查(DRC)工具,Calibre DRC先展平輸入數據庫,然后對展平的幾何結果進(jìn)行操作。

Calibre LVS——作為工作在展平模式下的版圖與原理圖對照(LVS)工具,Calibre LVS先展平輸入數據庫,然后對展平的幾何結果進(jìn)行操作。

Calibre xRC——全芯片寄生參數提取工具,提供晶體管級、門(mén)級和混合級別寄生參數提取的能力,支持多層次的分析和仿真。

Caliber PERC 平臺——旨在提高可靠性并保護設計免受靜電放電 (ESD) 的影響,該平臺可實(shí)現全芯片 IO-ESD 和跨電源域 ESD 設計驗證。

Calibre YieldEnhance——該工具提供了一種自動(dòng)化的布局增強方法,可以在不犧牲面積的情況下提高產(chǎn)量。

圖1 Calibre在芯片設計各環(huán)節的應用

芯片設計公司依靠Calibre平臺去解決芯片的可靠性問(wèn)題,同時(shí)也提升了生產(chǎn)良率。因為芯片良率與可靠性之間的緊密聯(lián)系已經(jīng)得到充分的研究和記錄,良率高,可靠性隨之也好。但在進(jìn)入先進(jìn)工藝節點(diǎn)之后,芯片的良率提升已經(jīng)十分困難。好在有了Calibre平臺等一系列驗證工具,讓良率提升有了強大的武器。

提升驗證效率

芯片都是根據市場(chǎng)需求而生的,而市場(chǎng)需求往往瞬息而變,這就是所謂的“時(shí)間窗口”。趕不上時(shí)間窗口,芯片就沒(méi)有前途。對于晶圓廠(chǎng)而言,工藝成功取決于其控制設計制造工藝窗口(design-manufacturing process window)的能力:不僅要能夠最大限度擴大工藝窗口,還要能夠在盡可能短的時(shí)間內預防、發(fā)現、評估和修復熱點(diǎn)。因此,設計工程師和工藝工程師都對EDA的精度和速度都提出了更高的要求。

“在驗證方面,一是要Runtime時(shí)間短,驗證周期要短;第二是在兼顧速度的時(shí)候,Debug要準,而這些都是Calibre的優(yōu)勢?！盡entor的工程師告訴記者。

Calibre還非常容易上手,使用體驗類(lèi)似點(diǎn)工具,對新手非常友好。由于已經(jīng)成為物理驗證方面的標準,其他的設計平臺都集成了Calibre工具,設計者一旦掌握就不會(huì )受到平臺的限制。

最重要的是,Calibre本身集成了晶圓廠(chǎng)先進(jìn)工藝的精髓,比如其中的Calibre SmartFill規則集就是由Mentor和TSMC為T(mén)SMC的N16制程而聯(lián)合開(kāi)發(fā)。SmartFill可以將版圖密度分析和多種填充方案相結合為復雜的數字、模擬芯片提供最佳的填充策略。

需要解釋的是,Fill(填充)是一個(gè)芯片設計中非常重要的工藝,防止芯片在制造過(guò)程中由于曝光過(guò)渡或不足而導致的蝕刻失敗,金屬(metal)是主要的填充物之一。以前,填充是無(wú)規律進(jìn)行的,被稱(chēng)為Dummy metal,容易造成效率低下。針對問(wèn)題,Mentor發(fā)明了SmartFill技術(shù),可以根據工藝的實(shí)際情況進(jìn)行填充,極大提升了效率和芯片可靠性。

值得一提的是,SmartFill集成了ECO填充功能,可確保實(shí)現較晚的設計更改并快速高效地重新填充設計,同時(shí)將運行時(shí)間,填充數據庫的大小和時(shí)序影響最小化。最為重要的應用實(shí)例就是,最初為 20nm 設計而研發(fā)的 Calibre YieldEnhancer ECOFill 解決方案現已廣泛應用于 TSMC 7nm 到 65nm 范圍內的所有工藝節點(diǎn)。各個(gè)工藝節點(diǎn)的設計人員能夠在更改初始設計時(shí)最大限度減少填充運行時(shí)間、管理分層填充以及盡可能地減少形狀移除的情況。

圖2  Calibre良率提升與可靠性提高版圖解決方案

版圖驗證是道復雜的工序,初學(xué)者掌握起來(lái)還是有一定困難的。好消息是,最近Mentor公司專(zhuān)門(mén)開(kāi)設了一系列在線(xiàn)講座,講授Calibre的使用方法和版圖驗證方法。

2020年5月19日,最新一期講座將介紹Calibre YE的多種填充解決方案。針對普通的金屬填充,主要介紹如何使用最佳實(shí)踐方法優(yōu)化操作流程。還將介紹多種個(gè)性化的填充方案,主要包括Net感知的填充方案、ECO填充方案、PowerVia填充方案,以及如何使用YE添加Filler Cell。