ISSCC 2019論文之引人矚目的高速接口

　　100G的RX另一個(gè)難點(diǎn)是CTLE，又要寬帶、又要Peaking可調、又要保持線(xiàn)性度，設計難度很高。這篇里面沒(méi)有集成CTLE。

　　TX方面這篇選擇了Half Rate結構，這是在超過(guò)100G的TX里唯一一篇Half Rate的結構。Half Rate和Quad Rate相比，時(shí)鐘的頻率更高，因此更難傳輸。但是它簡(jiǎn)化了MUX的設計，最后一級MUX是只需要2:1即可，這是TX里速度最高的節點(diǎn)，2：1相比于4：1可以減小很多寄生電容。盡管大部分100G TX選擇了Quad Rate，但我覺(jué)得不一定就比Half Rate有優(yōu)勢。畢竟時(shí)鐘通路只需要單頻(窄帶)即可，而數據通路是寬帶的。窄帶電路比寬帶電路容易設計多了。這樣Half Rate實(shí)際上是把寬帶通路上的負擔轉移到窄帶上來(lái)，應該帶來(lái)優(yōu)勢才對。一般說(shuō)傳25GHz的時(shí)鐘太費電，但如果可以加電感和傳輸線(xiàn)做諧振的話(huà)，其實(shí)時(shí)鐘傳輸網(wǎng)絡(luò )耗電量不會(huì )特別大?？上н@篇沒(méi)有給出時(shí)鐘和MUX電路的具體實(shí)現。

　　TX里還用到了一個(gè)小技術(shù)，通過(guò)正反饋來(lái)提高反相器的速度，使上升下降沿更陡峭，其實(shí)有點(diǎn)類(lèi)似均衡的概念。去年ISSCC有兩篇采用了類(lèi)似做法。我仿過(guò)這樣的結構，應該是有效的，但要消耗更多功耗。

　　6)128Gb/s TX from IBM

　　這篇的亮點(diǎn)在于對4：1 MUX的優(yōu)化。TX的結構和去年Intel的112G比較接近，也是采用CML的Driver。提一句，在56G采用SST作為T(mén)X Driver的居多。

　　高速串口的TX基本上就是一個(gè)Serilizer再加一個(gè)Driver。越往前速度越低，所以我們應該盡量簡(jiǎn)化后級，把負擔推往前級速度比較低比較好處理的地方。這篇大致是這個(gè)思路。在MUX這一級去掉了Stack的時(shí)鐘晶體管，而在前級添加一些邏輯產(chǎn)生1UI的脈沖信號。

　　很多時(shí)候電路的優(yōu)化都是在一個(gè)個(gè)trade-off之間做取舍。宏觀(guān)的指導思想就是把負擔留給更容易解決的地方去解決。這篇是把負擔推向前級速度較慢的電路，上一篇是把負擔推向窄帶的時(shí)鐘路徑。

　　7)112G TX in 40nm CMOS from Yuan Ze University

　　這是來(lái)自臺灣學(xué)術(shù)界的一篇論文，用40nm做出了112G的TX，非常令人印象深刻。話(huà)說(shuō)我跟此文作者之前認識，碰過(guò)幾次面，還一起流過(guò)一次片。這篇論文即反映了學(xué)術(shù)界的無(wú)奈也反映了學(xué)術(shù)界應該選的方向。無(wú)奈在于拿不到/負擔不起最先進(jìn)的工藝，只能在落后工藝下進(jìn)行競爭;方向在于學(xué)術(shù)界還是應該追求極致優(yōu)化，以展現技術(shù)為主。

　　憑空想一想，假如讓我在學(xué)校設計112G的TX的話(huà)：第一，FFE是必須的，否則眼睛打不開(kāi)，沒(méi)法展現效果;第二，不要在乎可靠性，選擇金屬走線(xiàn)寬度時(shí)只考慮性能因素，寧愿線(xiàn)被燒斷也要減小寄生電容;第三，不要選擇TX-DAC的結構，或者不要使用thermal code結構，將小cell合并成大cell，犧牲匹配換取速度;第四，適當的提高電源電壓;第五，只在低速點(diǎn)位設置可調，如偏置電壓等等，我們負擔不起在高速路徑上可調的成本。有了這些，應該勉強可以用落后工藝去拼一拼速度吧……

　　8)36Gb/s Adaptive CDR from University of Toronto

　　這篇略過(guò)……