ISSCC 2019論文之引人矚目的高速接口

　　3-4)56Gb/s DSP Based TRX from eSilicon and MediaTek

　　這兩篇論文較為類(lèi)似，都是采用7nm的DSP Based 56Gb/s Transceiver。他們的結構也是很常用的結構，從論文上來(lái)看沒(méi)有太多可說(shuō)的。假如現在讓我來(lái)做一個(gè)新的56G系統規劃，我也會(huì )選這兩種結構中的一種。但他們的功耗都做得極為出色，eSilicon的單通道功耗才243mW，MediaTek的只給出了模擬部分的功耗，才180mW，充分展示了這兩個(gè)公司的設計優(yōu)化能力。

　　有一點(diǎn)有趣的地方是：MediaTek在RX端使用了4x8(4個(gè)Track/Hold，每個(gè)驅動(dòng)8個(gè)SAR ADC Slice)的結構，這種是最常見(jiàn)的選擇。而eSilicon選擇了8x5(8個(gè)Track/Hold，每個(gè)驅動(dòng)5個(gè)SAR ADC Slice)，這樣他需要8個(gè)相位的8UI時(shí)鐘，在時(shí)鐘校準稍微復雜一點(diǎn)，一共8個(gè)Track/Hold，對前面CTLE引入的負載電容可能稍大，但每個(gè)Track/Hold的尺寸可以較小，每個(gè)Track/Hold有較長(cháng)的時(shí)間來(lái)充放電。

　　最終哪一種結構較好?我可能傾向于4x8。但類(lèi)似這種問(wèn)題，似乎很難得到直接的證明。架構的比較取決于太多因素了。我們很少有機會(huì )把兩種架構都做成芯片，去測他們的性能直接對比。即使一種架構的測試結果稍好，那也有可能是這一組人的優(yōu)化能力較強，不能直接證明架構的優(yōu)勢。最終只能從架構的演化趨勢看出一點(diǎn)端倪。

　　5)100Gb/s PAM4 TRX from Inphi

　　又是一篇超過(guò)單通道100Gb/s的TRX，而且采用了DSP Based。

　　DSP based的100Gb/s的RX難點(diǎn)之一是ADC怎么選。56Gb/s常用的是4x8的結構，這樣一個(gè)Slice的速度差不多875MHz。到了112G，Slice本身的速度很難翻一倍，那只能采用空間換時(shí)間的策略，用更多路的time interleaved ADC來(lái)達到整體更高的速度。那么總共需要64個(gè)slice，這64個(gè)slice怎么分配呢，8x8還是16x4?這么大的寄生電容怎么來(lái)驅動(dòng)?是一個(gè)超大的Buffer一起驅動(dòng)這8個(gè)Track/Hold，還是分兩級?去年xilinx的112G RX論文就是一個(gè)大buffer驅動(dòng)4個(gè)第二級buffer，然后每一個(gè)在驅動(dòng)兩個(gè)Track/Hold。最終哪一種結構會(huì )勝出成為主流，現在還很難講。因為現在能做出112G的還太少了。

　　這篇inphi的論文在RX端選擇了16x4的結構，這樣VGA需要推動(dòng)16個(gè)Track/Hold，而且從他的圖中VGA還沒(méi)有用電感拓展帶寬，我不知道他是怎么神奇的做出這么寬帶寬的。