半導體芯片如何實(shí)現“瘦身之路”？3D IC是一大絕招

　　面對激烈的市場(chǎng)競爭，終端消費電子產(chǎn)品在“輕、薄、短、小”的外形尺寸以及多元功能的追求不曾停歇，目前封裝業(yè)研發(fā)重點(diǎn)在于把厚度做最大利用，3D IC技術(shù)是目前唯一能滿(mǎn)足上述需求的關(guān)鍵技術(shù)，這項技術(shù)是利用 3D IC堆疊、矽穿孔、TSV等技術(shù)將芯片整合到效能最佳、體積最小的狀態(tài)。

　什么是3D IC?

　　將一只移動(dòng)處理器芯片與獨立的存儲芯片結合到一起，這是一種自然發(fā)展出來(lái)的3D結構。而減少I(mǎi)C之間互連的長(cháng)度可能會(huì )給移動(dòng)系統應用的性能、功率和封裝尺寸帶來(lái)一種巨大的飛躍，主要動(dòng)力就是3D IC。

　　SoC設計基礎架構一直是IC產(chǎn)業(yè)的經(jīng)典。因此，從SoC生產(chǎn)轉向多芯片策略，成為讓大多數公司望而生畏的一大挑戰，因為他們長(cháng)期依賴(lài)且熟悉支持SoC設計流程的現有龐大基礎架構。SoC的設計和驗證流程業(yè)已建立，而且也已經(jīng)被設計師使用了數十年。針對某個(gè)工藝節點(diǎn)，代工廠(chǎng)提供了一套設計規則，SoC設計人員必須嚴格遵循這些規則，以確保代工廠(chǎng)正確地制造SoC。電子設計自動(dòng)化(EDA)公司開(kāi)發(fā)自動(dòng)化流程，用于協(xié)助設計人員分析SoC設計，以進(jìn)行實(shí)體驗證、連接性檢查、寄生組件參數擷取，以及布局后硬件仿真等。

　　相較于在PDK和自動(dòng)化EDA流程中提供既有且經(jīng)驗證的SoC基礎設施，目前還沒(méi)有為多芯片工藝提供類(lèi)似的標準化產(chǎn)業(yè)安全網(wǎng)絡(luò )。大多數的封裝設計仍處于手動(dòng)組裝階段。除了描述預期設計規則的文本文檔案之外，封裝設計和驗證流程通常幾乎少有封裝設計附帶形式簽核要求。因此，用于封裝設計和驗證的EDA工具功能通常也更加簡(jiǎn)單。如果少了支持和驗證的自動(dòng)化設計流程協(xié)助，許多傳統的SoC設計公司應該都不愿意將3D IC市場(chǎng)視為可行的商業(yè)選擇。

　各EDA供應商正在建立面向3D設計的工具

　　為了緩解3D堆疊IC的挑戰，很多公司都在采用一種中間方式，即2.5D，用一種無(wú)源的硅中介層來(lái)連接各個(gè)片芯。很多業(yè)內人士都將2.5D方案看成是到達3D IC的一個(gè)緩慢上升的遷移路徑。

　　對于支持新3D IC項目的EDA工具的選擇，可能會(huì )使實(shí)現設計的方式產(chǎn)生差別。盡管可以采用現有的2D IC工具，但如果增加一些應對3D設計挑戰的技術(shù)還是有好處的。大多數主要EDA供應商都對3D IC采用一種謹慎的觀(guān)望態(tài)度，不到最終不會(huì )給自己的2D工具增加功能。同時(shí)，很多較小的EDA供應商則正在建立面向3D設計的工具。

　　例如三星電子公司推出了一款3D IC，該公司將一只存儲芯片堆疊在硅片芯上，兩者間采用了(垂直的)TSV(硅通孔)金屬化孔，在芯片的頂部和底部都建立了連接。TSV技術(shù)能夠實(shí)現一種廣泛的I/O存儲接口，較其它方案的功率降低多達75%，因為其互連與I/O電路的負載電容較小。

　　Xilinx公司也在自己新的2.5D SSI(堆疊硅互連)FPGA中采用了這種方法，其主要是在一個(gè)無(wú)源硅中介層上堆疊這些片芯，從而能夠在FPGA之間做出1萬(wàn)多個(gè)互連。SSI較其它方案在每瓦I/O帶寬性能上提高了兩個(gè)以上數量級，這也再次說(shuō)明了2.5D與3D在功耗與性能方面的差異。

　　新的封裝驗證技術(shù)

　　針對多芯片工藝，我們目前看到代工廠(chǎng)和OSAT公司開(kāi)發(fā)并提供了3D IC封裝設計套件PDK組件。此外，還有組裝級設計套件ADK，實(shí)體驗證可經(jīng)由設計規則檢查(DRC)確保封裝的所有組件都以滿(mǎn)足所有制造要求的方式布置。

　　在SoC市場(chǎng)中，代工廠(chǎng)和第三方為SoC提供預先驗證和預先表征的IP。SoC設計人員根據設計要求將這些IP整合于其設計中，以及100%的信心IP將按照SoC的規定工作。目前最大的問(wèn)題之一是如何彌合IC設計和封裝設計流程之間的當前差距。

　　如果我們將單個(gè)SoC中原有的組件分解為單個(gè)磊晶，將它結合至3D IC封裝中，而SIP封裝并無(wú)一定形態(tài)，SIP封裝可根據不同芯片排列方式與不同內部結合技術(shù)的搭配，生產(chǎn)定制化產(chǎn)品，滿(mǎn)足客戶(hù)定制化需求，例如采取多種裸芯片或模塊進(jìn)行平面式2D封裝(MCM等)或3D(MCP、SatckDie、PoP、PiP等)封裝，其內部的互連技術(shù)可以使用引線(xiàn)鍵合，也可使用倒裝焊或TSV等，還可采用多功能性基板整合組件的方式，將不同組件內藏于多功能基板中，最終實(shí)現功能整合。

　　TSV助力SIP向3D發(fā)展的道路艱險

　　TSV和WB金屬線(xiàn)連接以及倒裝FC中的bumping都是一種連接技術(shù)。TSV在芯片間或晶圓間制作垂直通道，實(shí)現芯片間垂直互聯(lián)。相比引線(xiàn)鍵合技術(shù)以及倒轉片技術(shù)，TSV連線(xiàn)長(cháng)度縮短到芯片厚度，傳輸距離減少到千分之一;可以實(shí)現復雜的多片全硅系統集成;可以顯著(zhù)減小RC延遲，提高計算速度;顯著(zhù)降低噪聲、能耗和成本。

　　TSV最早應用于CIS封裝，目前成本較高，主要應用于圖像傳感器、轉接板、存儲器、邏輯處理器+存儲器、RF模組、MEMS晶圓級3D封裝等高端封裝。但目前還面臨很多技術(shù)難題：

　　1、TSV的不足

　　3D IC的EDA工具開(kāi)發(fā)必須起始于TCAD，用于建立TSV物理特性的模型。設計人員必須解決TSV會(huì )給靠近過(guò)孔開(kāi)口處的有源硅區帶來(lái)應力，因為這可能干擾電路的工作。

　　2、增加平面規劃級

　　由于現有EDA工具都不支持TSV的自動(dòng)化布局與布線(xiàn)，因此必須用當前做2D IC設計的工具，手動(dòng)地增加工具。要修改2D工具與設計數據庫使之支持3D IC概念，會(huì )遇到很多挑戰。在設計中，最典型的就是3D IC改變了2D設計的布局，增加了通過(guò)TSV做連接的背面金屬層。

　　在平面規劃與布局階段給一只芯片增加了TSV以后，下一個(gè)挑戰將是連接分配。布線(xiàn)工具必須能夠分配連接，并優(yōu)化通過(guò)TSV連接到背面凸塊的線(xiàn)長(cháng)。對于3D IC設計，將一只3D芯片看成一組2D塊去作物理實(shí)現，從而可以實(shí)現3D設計的自動(dòng)化，但會(huì )導致一系列新問(wèn)題，如設計分區、TSV分配、跨片芯的接口、電源與地的分布，以及相應的IR降與溫度分析等。

　　3、定制工具

　　3D IC設計工具的市場(chǎng)一直過(guò)于狹小，無(wú)法吸引大型EDA公司的投入。普通的布局工具無(wú)法處理用于2D設計的傳統方案，即將所有獨立的數據組織成為一個(gè)大文件。而Max-3D則能夠在每個(gè)晶圓級上維護技術(shù)文件，并有一個(gè)用于TSV互連的獨立文件。

　　設計者通常不愿意去轉換工具，或改變自己的2D流程，除非可以將一個(gè)普通IC布局工具用于自己的3D設計。然而，在某些時(shí)候，普通工具無(wú)法應付處理所需數據庫的規模。

　　4、3D分區的設計工具

　　現在，制造商們提供用于3D IC早期規劃和分區的工具。例如，Atrenta公司在SpyGlass-Physical Advanced工具中提供RTL原型技術(shù)，用于3D IC的早期規劃與分區。2D的Atrenta SpyGlass工具使設計者能夠在設計周期的前期就開(kāi)始做物理實(shí)現的可行性分析，此時(shí)RTL可能還未完成?？梢杂盟鼘Χ鄠€(gè)平面規劃配置做虛擬化與評估，分析實(shí)現的可行性，選擇適當的硅IP，創(chuàng )建物理分區，以及生成針對IP和SoC實(shí)現的實(shí)現指導。

　　對于3D IC，必須找到一種能跨多級對設計分區的方式，并了解TSV對整個(gè)設計的影響，這樣才能做早期的平面規劃。

　　5、測試3D堆疊

　　測試問(wèn)題是3D堆疊片芯的另外一個(gè)挑戰。在3D IC的測試中有三大問(wèn)題：確認好片芯、在封裝堆疊中后為需重測片芯提供通道、以及為封裝內做片芯間互連的TSV提供通道。