半導體芯片如何實(shí)現“瘦身之路”？3D IC是一大絕招

　　3D芯片級測試品質(zhì)意味著(zhù)什么?

　　在進(jìn)行3D測試之前，晶圓首先要經(jīng)歷晶圓測試;有些芯片可通過(guò)測試，另一些則否。通過(guò)測試的裸晶繼續進(jìn)行封裝，然后進(jìn)行封裝測試，在這些環(huán)節還會(huì )發(fā)現更多不合格件。

　　1、傳統晶圓和封裝測試的比較

　　2、3D堆疊IC的晶圓與封裝測試比較

　　如果裸晶缺陷覆蓋率是95%，則10層芯片堆疊的最終封裝良率將會(huì )是60%。顯然地，如果5%的逃脫率導致40%的最終產(chǎn)品被丟棄，這并不是我們希望看到的。

　　3、嵌入式測試壓縮和邏輯內建自測試組合的優(yōu)點(diǎn)

　　3D封裝需要非常高品質(zhì)的晶圓級測試，以便只有“良品裸晶”被封裝在一起。3D測試還需要已知合格的中介層、部份堆疊測試、TSV和封裝測試。

　　邏輯內建自測試元件使系統自我測試成為可能，這對于汽車(chē)或醫療應用的IC尤為重要。添加單元內和非傳統失效模型則能夠使設計中數位邏輯元件的測試品質(zhì)達到可接受的程度。除此之外還需要測試嵌入式IP、I/O以及TSV。

　　對于I/O和TSV，因為無(wú)法保證與ATE的電氣接觸，測試必須在非接觸形式下進(jìn)行。這是一個(gè)有待研究的領(lǐng)域;其中一種有趣的做法是使用邊界掃描途徑，為部份封裝的元件進(jìn)行晶圓級測試，以及封裝內芯片之間的互連測試。

　　總結：

　　未來(lái)幾十年內，3DIC都將憑借著(zhù)更低的成本、更小的體積，以及推動(dòng)芯片功能進(jìn)化等優(yōu)勢，成為未來(lái)半導體產(chǎn)業(yè)的新典范，而3D堆棧DRAM和3D邏輯SoC應用將成為推動(dòng)3DIC技術(shù)獲得大量采用的最主要驅動(dòng)力，接下來(lái)依序是CMOS影像傳感器、功率組件和MEMS等。所謂的wide I/O接口以及在28nm采用TSV技術(shù)來(lái)大量制造移動(dòng)/平板產(chǎn)品專(zhuān)用應用處理器芯片的情況也將有可能發(fā)生。但事實(shí)上，要成功推動(dòng)3DIC，除了技術(shù)問(wèn)題，還涉及到復雜的供應鏈部份，它要改變的層面非常多。因此，包括三星和臺積電(TSMC)在內的晶圓代工巨擘們，都不停針對3DIC展開(kāi)垂直整合布局，希望能滿(mǎn)足領(lǐng)先無(wú)晶圓廠(chǎng)半導體公司，如高通、博通、Marvell、NVIDIA和蘋(píng)果的需求，以及其它采取輕晶圓廠(chǎng)策略的業(yè)者如德州儀器、意法半導體和NEC /瑞薩等。

　　未來(lái)在拓展3DIC業(yè)務(wù)時(shí)，業(yè)界必須尋求所謂的“虛擬IDM”模式，其中包括TSV蝕刻填充、布線(xiàn)、凸塊、晶圓測試和晶圓級組裝在內的中階晶圓處理部份，有報告指出，其市場(chǎng)規模預計可達38億美元。另外，后段的組裝和測試部份，如3DIC模塊等，預估將達46億美元，而這些，都代表著(zhù)先進(jìn)封裝產(chǎn)業(yè)未來(lái)可持續獲得成長(cháng)的商機所在。