一種多功能存儲器芯片的測試系統硬件設計與實(shí)現

　　隨著(zhù)電子技術(shù)的飛速發(fā)展， 存儲器的種類(lèi)日益繁多，每一種存儲器都有其獨有的操作時(shí)序，為了提高存儲器芯片的測試效率，一種多功能存儲器芯片的測試系統應運而生。本文提出了一種多功能存儲器芯片的測試系統硬件設計與實(shí)現，對各種數據位寬的多種存儲器芯片(SRAM、MRAM、NOR FALSH、NAND FLASH、EEPROM等)進(jìn)行了詳細的結口電路設計(如何掛載到NIOSII的總線(xiàn)上)，最終解決了不同數據位寬的多種存儲器的同平臺測試解決方案，并詳細地設計了各結口的硬件實(shí)現方法。

　　引言

　　隨著(zhù)電子技術(shù)的飛速發(fā)展，存儲器類(lèi)芯片的品種越來(lái)越多，其操作方式完全不一樣，因此要測試其中一類(lèi)存儲器類(lèi)芯片就會(huì )有一種專(zhuān)用的存儲器芯片測試儀。本文設計的多種存儲器芯片測試系統是能夠對SRAM、Nand FLASH、Nor FLASH、MRAM、EEPROM等多種存儲器芯片進(jìn)行功能測試，而且每一類(lèi)又可兼容8位、16位、32位、40位等不同寬度的數據總線(xiàn)，如果針對每一種產(chǎn)品都單獨設計一個(gè)測試平臺，其測試操作的復雜程度是可想而知的。為達到簡(jiǎn)化測試步驟、減小測試的復雜度、提高測試效率、降低測試成本，特設計一種多功能的存儲器類(lèi)芯片測試系統，實(shí)現在同一平臺下完成所有上述存儲器芯片的方便快捷地測試。

　　設計原理

　　此設計方案根據上述各種存儲器獨自的讀寫(xiě)時(shí)序訪(fǎng)問(wèn)特性，通過(guò)FPGA的靈活編程特性，適當地調整NIOSII的外部總線(xiàn)時(shí)序，最終實(shí)現基于NIOSII的外部總線(xiàn)訪(fǎng)問(wèn)各種存儲器讀寫(xiě)時(shí)序的精確操作。如圖2-1。通過(guò)FPGA自定義一個(gè)可以?huà)燧d所有存儲器芯片的總線(xiàn)接口-ABUS，如表1。而且在同一個(gè)接口上能夠自動(dòng)識別各種接入的被測試存儲器芯片，它們通過(guò)類(lèi)別輸入信號(CLAS)來(lái)區分,每一種存儲器芯片對應一種獨特的操作時(shí)序。下面是幾種存儲器芯片的接口連接方式及信號描述。其它的存儲器芯片都可以用類(lèi)似的接法掛載到ABUS總線(xiàn)上，最終完成測試。

　　圖 2?1 NIOSII的總線(xiàn)掛載各類(lèi)存儲器芯片連接示意圖

　　表1：ABUS接口信號說(shuō)明表

　　40位NAND FLASH連接設計

　　如圖2-2所示，40位NAND FLASH與NIOSII 通過(guò)ABUS(FPGA)橋接,把外部總線(xiàn)的時(shí)序完全轉換成NAND FLASH的操作時(shí)序。40位NAND FLASH芯片品由五個(gè)獨立的8位NAND FLASH芯片拼接構成。5個(gè)8位器件的外部IO口拼接成40位的外部IO口，而各自的控制線(xiàn)(NCLE，NALE，NRE，NWE)連接在一起構成一組控制線(xiàn)(NCLE，NALE，NRE，NWE)，片選相互獨立引出成NCS0-NCS9,忙信號獨立引出為R/B0-R/B9。

　　如表2，詳述了40位NAND FLASH與ABUS的連接關(guān)系。

　　圖 2?2 ABUS與40位NAND FLASH接口圖

　　表2，40位NAND FLASH接口連接表

　　40位SRAM與NIOSII連接

　　40位SRM模塊與NIOSII通過(guò)ABUS連接，實(shí)現正確的時(shí)序讀寫(xiě)操作。測試時(shí)，一次只測試8位，分5次完成所有空間的測試。如圖2-4。表4是詳細的信號連接說(shuō)明。

　　圖 2?4 ABUS與40位SRAM連接

　　表4，40位SRAM接口連接表