三星VS臺積電 10nm之后聽(tīng)誰(shuí)的

　　2017年3月，三星和臺積電分別就其半導體制程工藝的現狀和未來(lái)發(fā)展情況發(fā)布了幾份非常重要的公告。三星表示，該公司有超過(guò)7萬(wàn)個(gè)晶圓加工過(guò)程都采用了第一代10nm FinFET工藝，未來(lái)這一數量還會(huì )繼續增加，同時(shí)，三星還公布了未來(lái)的即將采用的工藝路線(xiàn)圖。特別是，三星計劃在未來(lái)將公布三個(gè)工藝，目前為止，我們對于這三個(gè)工藝均一無(wú)所知。

　　另一方面，臺積電表示，采用其第一代10nm工藝的芯片將會(huì )很快實(shí)現量產(chǎn)，同時(shí)，臺積電也表示，在未來(lái)幾年，臺積電將會(huì )陸續推出幾項全新的工藝，這其中就包括將在2019年推出的首款7nm EUV工藝。

　　10 nm: 三星還在不斷推進(jìn)

　　眾所周知，2016年11月份，三星已經(jīng)開(kāi)始將10LPE制造技術(shù)應用到其生產(chǎn)的SOC中。這一制造技術(shù)與三星之前使用的14LPP工藝相比，將能夠縮小30%的晶片面積，同時(shí)能夠降低40%的功耗或者是提高27%的性能(以同樣的能耗)。到目前為止，三星已經(jīng)用該技術(shù)加工量超過(guò)七萬(wàn)片wafer，從這一過(guò)程中規可以大概估算出三星的技術(shù)(考慮到10nm的工藝生產(chǎn)周期為90天左右)。

　　同時(shí)，我們應當知道的是，三星目前還沒(méi)有推出很多10nm工藝的產(chǎn)品：只有三星自己的Exynos系列和三星為高通代工的835芯片是使用了三星的10nm工藝。

　　除了以上產(chǎn)品之外，三星計劃在2017年底量產(chǎn)采用第二代10nm工藝的芯片，也就是三星所說(shuō)的10LPP工藝。未來(lái)，三星將會(huì )在2018年底推出采用第三代10nm工藝的芯片(10LPU)。去年，三星曾表示，10LPP工藝比現有的10LPE工藝提高了10%左右的性能，而10LPU工藝，具體細節目前還一無(wú)所知。

　　但是我們可以肯定的是10LPU工藝必然在性能，功耗和芯片面積上有所提升，但是具體在哪一方面會(huì )有巨大突破，目前還不甚明朗。

　　隨著(zhù)這一工藝的出現，三星也將會(huì )和Intel在14nm上推出三代不同的改進(jìn)工藝一樣，在10nm上推出三種不同的改進(jìn)工藝。

　　不過(guò)值得注意的是，三星在14nm上并沒(méi)有推出14LPC工藝的產(chǎn)品，那么我們可以猜測，在10nm上，三星也不會(huì )推出對應工藝的產(chǎn)品。

　　這是否意味著(zhù)，三星推出的10LPU工藝主要針對的是超小型的、超低功耗的應用各種新興應用呢，三星還沒(méi)有給出確切的回答。

　　10nm: TSMC已經(jīng)準備好了

　　至于臺積電，其10nm工藝(CLN10FF)已經(jīng)有兩個(gè)工廠(chǎng)能夠達到合格要求，其大規模量產(chǎn)大概時(shí)間為2017年下半年。預計未來(lái)這兩個(gè)工廠(chǎng)每季度能夠生產(chǎn)上萬(wàn)片芯片。臺積電希望能夠不斷增加產(chǎn)能，計劃在今年出貨40萬(wàn)片晶圓。

　　考慮到FinFET技術(shù)冗長(cháng)的生產(chǎn)周期，臺積電想要提高10nm工藝的產(chǎn)能來(lái)滿(mǎn)足其主要客戶(hù)的芯片需求，還需要很長(cháng)的產(chǎn)能爬坡時(shí)間。那么蘋(píng)果如果想要使用采用這一工藝的芯片，為其今年九月或者是十月推出新手機進(jìn)行大量備貨，在前期還是非常困難的。

　　CLN10FF技術(shù)與CLN16FF+技術(shù)相比到底存在多少優(yōu)勢在臺積電內部已經(jīng)進(jìn)行過(guò)多次討論，該工藝明顯是針對移動(dòng)設備使用的SOC的，而不是為普通的芯片廠(chǎng)商準備的。在相同的功率和復雜性下，該工藝能夠提高50%的芯片密度。如果采用同一頻率和復雜性，同時(shí)降低40%的功耗，同樣能夠帶來(lái)20%的性能提升。

　　與三星不同的是，臺積電并不打算在10nm工藝上推出多個(gè)改進(jìn)型工藝。臺積電預計在明年直接推出7nm工藝。

　　7nm對于半導體制造工藝來(lái)說(shuō)是非常重要的里程碑，吸引了很多設計者為之努力。

　　但是，臺積電的野心明顯不止于此，臺積電未來(lái)還打算推出多種專(zhuān)門(mén)針對超小型和超低功耗應用的制造工藝。

　　超越10nm的臺積電：7 nm DUV 和 7 nm EUV

　　如前所述，未來(lái)臺積電的7nm工藝將會(huì )被應用到數百家公司的數以千計的不同的應用之中。

　　不過(guò)，臺積電最初的計劃并不是這樣。臺積電最初為7nm工藝設計了兩個(gè)版本：一種是針對高性能應用的7nm工藝，一種是針對移動(dòng)應用的7nm工藝。但是這兩種工藝都需要采用浸沒(méi)式光刻技術(shù)和DUV技術(shù)。經(jīng)過(guò)多次嘗試之后，臺積電最終決定引入更加先進(jìn)的制造工藝，將EUV技術(shù)引入7nm工藝中。這一方法可以說(shuō)是從GlobalFoundries的制造工藝中得到的借鑒。

　　臺積電的第一代CLN7FF預計將會(huì )與2017年第二季度進(jìn)入試產(chǎn)階段，今年晚些時(shí)候可能推出樣片。而大規模的進(jìn)行生產(chǎn)則需要等到2018年第二季度。所以，我們如果想要在產(chǎn)品中見(jiàn)到采用7nm工藝的芯片產(chǎn)品，至少需要等到明年下半年。

　　與CLN16FF+相比，CLN7FF工藝將會(huì )使得芯片制造上在相同晶體數量的情況下，整體的體積縮小70%;而在相同的芯片復雜性情況下，將能夠降低60%的功耗或者是增加30%的頻率。

　　據了解，臺積電未來(lái)推出的第二代7nm工藝(CLN7FF+)，將會(huì )引入EUV技術(shù)，這就要求開(kāi)發(fā)出針對7nm工藝重新設計的更多的EUV生產(chǎn)規則。改進(jìn)后的工藝預計可能縮小10-15~20%左右的晶圓面積，同時(shí)能夠提高性能，降低功耗。

　　此外，與傳統的生產(chǎn)設計工藝相比，使用DUV工具進(jìn)行設計，能夠極大的縮短生產(chǎn)周期。

　　臺積電第二代7nm工藝(CLN7FF+)預計將于2018年第二季度進(jìn)行試產(chǎn)，2019年下半年能夠量產(chǎn)面市。

　　事實(shí)上，三大代工廠(chǎng)商在7nm工藝節點(diǎn)上都將會(huì )是使用EUV技術(shù)。但是ASML和其他EUV設備上想要真的將EUV技術(shù)投入商業(yè)應用，至少還需要兩年的時(shí)間。

　　雖然在某些方面EUV可以實(shí)現，但是要真的應用還需要等到2019年。但是，臺積電和三星都已經(jīng)在討論第二代EUV工藝了，從目前的情況來(lái)看，代工廠(chǎng)商對于EUV廠(chǎng)商的未來(lái)的設備進(jìn)度還是抱有非常大的信心的。