基于FPGA的SoC原型驗證的設計與實(shí)現

2．2．2 設計綜合
綜合是將較高級抽象層次的描述轉換成較低層次描述，在這里就是把HDL程序轉化成標準的門(mén)級結構網(wǎng)表。本設計采用的EDA工具是Sy-nopsys公司的Synplify，將SoC的各個(gè)模塊分別進(jìn)行綜合，綜合時(shí)要加約束文件和Altera公司的相應器件的庫文件，產(chǎn)生一個(gè)FPGA網(wǎng)表文件。
2．2．3 等價(jià)性檢查
形式驗證(Formal Verification)主要用來(lái)在覆蓋所有可能輸入情況下，檢查是否與給定的規范一致。等價(jià)性檢查(equivalence check-ing)是形式驗證中的一部分，它主要是檢查兩個(gè)門(mén)級網(wǎng)表(gate-level netlisf)之間是否一致，保證網(wǎng)表處理后不會(huì )改變電路的功能，或者檢查RTL和門(mén)級網(wǎng)表之間是否一致，保證網(wǎng)表能正確地實(shí)現RTL代碼所描述的功能，或者檢查RTL間是否一致，保證兩種RTL描述邏輯一致。這種方法主要是用來(lái)尋找實(shí)現(Implementation Design)中的缺陷，而不是設計中的缺陷。由于芯片開(kāi)發(fā)中，設計代碼將不斷的更改，都需要
更新FPGA的鏡像文件，這樣在頻繁的鏡像制作過(guò)程中，可能會(huì )因為環(huán)境和設計的更改引出許多實(shí)現過(guò)程中的錯誤，而本文為了減少這些錯誤，采用的Synopsys公司的Formality工具，主要用于檢查網(wǎng)標和RTL間是否一致，把RTL設計作為Reference Design，而把網(wǎng)標作為Imple-mentation Design，在進(jìn)行等價(jià)性檢查時(shí)要加入Altera器件綜合過(guò)程中需要的相關(guān)庫文件。
2．2．4 設計整合和布局布線(xiàn)
把多個(gè)設計文件轉換合并到一個(gè)設計庫文件中，并把整合后的設計輸入到Altera公司的QuartuslI工具，將綜合過(guò)的網(wǎng)表中的邏輯門(mén)映射到FPGA的內部資源中，如ALUT等。
布局是指從映射取出定義的邏輯和輸入輸出塊，并把它們分配到FPGA內部的物理位置，布線(xiàn)是指利用自動(dòng)布線(xiàn)軟件使用布線(xiàn)資源選擇路徑試著(zhù)完成所有的邏輯連接。
2．2．5 時(shí)序分析
在設計實(shí)現過(guò)程中，在映射后需要對一個(gè)設計的實(shí)際功能塊的延時(shí)和估計的布線(xiàn)延時(shí)進(jìn)行時(shí)序分析。而在布局布線(xiàn)后，也要對實(shí)際布局布線(xiàn)的功能塊延時(shí)和實(shí)際布線(xiàn)延時(shí)進(jìn)行時(shí)序分析。時(shí)序分析不僅可以檢查出我們代碼設計中的時(shí)序問(wèn)題，還可以檢查出由于布局布線(xiàn)產(chǎn)生的時(shí)序問(wèn)題。在本設計中用Altera公司的TimeQuest來(lái)進(jìn)行時(shí)序分析，通過(guò)對原型設計增加時(shí)序約束，提高了工作主頻和減少了關(guān)鍵路徑的延時(shí)。在設計中經(jīng)常存在時(shí)序違約的情況，這時(shí)需要查看違約的關(guān)鍵路徑，然后查找原因，進(jìn)行修改后再進(jìn)行時(shí)序分析，重復整個(gè)過(guò)程直到滿(mǎn)足要求。
2．2．6 鏡像文件的生成和下載配置
QuartusII經(jīng)過(guò)整合、布局布線(xiàn)等一系列操作后，最終會(huì )生成一個(gè)配置FPGA的位流文件(.sof洛式)，然后利用QuartusII的Programmer工具，通過(guò)USB Blaster下載到FPGA，此時(shí)FPGA實(shí)現了原SoC設計的功能，原型驗證環(huán)境搭建完成。

3 FPGA原型驗證測試激勵的設計
測試程序在FPGA基原型驗證中起至關(guān)重要的作用，現在的SoC設計很多都采用IP復用的方式，本文所設計出的測試程序有可重用性好、功能覆蓋率高和調試簡(jiǎn)易等特點(diǎn)。
測試程序的基本框架如圖5所示，具體模塊的測試程序只需要根據框架所提供的接口進(jìn)行編寫(xiě)相應的測試程序即可，代碼主要由以下四部分組成：
(1)系統啟動(dòng)部分。主要包含系統的異常向量表和系統啟動(dòng)后設置ARM內核的配置程序，如各種模式下的堆棧設置、開(kāi)啟或關(guān)閉FIR和IRQ、設定中斷向量表等，在Boot_gfd．s中提供了跳到測試程序的接口。
(2)模塊測試部分。在此部分根據各個(gè)模塊的功能，編寫(xiě)相應的測試函數，系統在執行時(shí)會(huì )調用這些函數，完成我們各個(gè)模塊的功能測試。
(3)頭文件部分。為了方便代碼的編寫(xiě)和理解，在tyoedef．h文件中對系統的數據類(lèi)型做了重新定義并包含了部分公用函數的宏定義。一個(gè)SoC系統中擁有大量的寄存器，在本設計中用Register．h文件來(lái)存放這些寄存器地址的宏定義。