基于FPGA的SoC原型驗證的設計與實(shí)現
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2．1 FPGA原型驗證平臺的硬件環(huán)境設計
FPGA原型驗證平臺的硬件設計應該考慮FPGA的邏緝資源、應用資源、擴展能力、PCB信號質(zhì)量、調試難度、組態(tài)和成本等方面的因素。本原型系統設計的FPGA開(kāi)發(fā)板采用的是Terasic公司的DE3開(kāi)發(fā)板，其FPGA芯片是StratixIII EP3SL340，擴展板是根據SoC整體驗證方案而設計的PCB板。FPGA原型驗證平臺的硬件架構如圖2所示，為了使FPGA的調試性能增強，該平臺加入了ICE在線(xiàn)調試器，它可以讓驗證人員和軟件開(kāi)發(fā)人員觀(guān)察到ARM內核和設計中各個(gè)寄存器的狀態(tài)信息，并且可以進(jìn)行單步運行、在線(xiàn)調試等。本文引用地址：http://dyxdggzs.com/article/191152.htm
2．2 FPGA原型驗證平臺的軟件環(huán)境設計
SoC芯片采用的是ASIC工藝流程，ASIC和FPGA在實(shí)現結構上是不同的，AISC通常使用綜合工具將RTL級代碼映射到芯片制造廠(chǎng)提供的標準單元上。這些標準單元包括完成邏輯功能的與非門(mén)、非門(mén)、或非門(mén)等基本門(mén)單元和完成存儲功能的各類(lèi)觸發(fā)器、鎖存器，以及其它的宏單元。而FPGA器件為了實(shí)現可編程功能，通常使用查找表結構實(shí)現電路的邏輯功能。本文原型設計流程如圖3所示，在圖示中僅是將部分模塊列出，如PMU和GPIO。
2．2．1 設計代碼的轉換
雖然FPGA和ASIC所用資源和實(shí)現方式不同，但在進(jìn)行原型設計中需要遵循的一個(gè)原則就是“尊重原設計”。在FPGA現有資源情況下實(shí)現SoC時(shí)，盡可能地少改動(dòng)原SoC設計，在此基礎上需要對原設計做如下轉換：
(1)存儲模塊。存儲單元是必須進(jìn)行代碼轉換的，ASIC中的存儲單元通常用代工廠(chǎng)所提供的Memory Compiler來(lái)定制。如果直接將ASIC代碼中的存儲單元作為FPGA的輸入，通常綜合器是綜合不出來(lái)的，即使能綜合出來(lái)，也要花費很長(cháng)時(shí)間，并且資源消耗多、性能不好。而FPGA廠(chǎng)商一般提供經(jīng)過(guò)驗證并優(yōu)化的存儲單元，因此存儲單元要進(jìn)行代碼轉換。在設計里用FPGA的RAM宏單元來(lái)替換ESRAM，SoC芯片里面的DDR PHY是模擬的模塊，此要替換成Altera公司的PHY的IP核。
(2)時(shí)鐘和門(mén)控。數字電路中，時(shí)鐘是整個(gè)電路最重要、最特殊的信號。在A(yíng)SIC中，用布局布線(xiàn)工具來(lái)放置時(shí)鐘樹(shù)，利用代工廠(chǎng)提供的PLL進(jìn)行時(shí)鐘設計。而FPGA中通常已經(jīng)配置一定數量的PLL宏單元，并有針對時(shí)鐘優(yōu)化的全局時(shí)鐘網(wǎng)絡(luò )，一般是經(jīng)過(guò)FPGA的特定全局時(shí)鐘管腳進(jìn)入FPGA內部，后經(jīng)過(guò)全局時(shí)鐘BUF適配到全局時(shí)鐘網(wǎng)絡(luò )，這樣的時(shí)鐘網(wǎng)絡(luò )可以保證相同的時(shí)鐘沿到達芯片內部每一個(gè)觸發(fā)器的延遲時(shí)間差異可以忽略不計，因此時(shí)鐘單元需要采用FPGA的PLL宏單元和專(zhuān)門(mén)的時(shí)鐘布線(xiàn)資源來(lái)替換。
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