基于65nm工藝數字IC物理設計中信號串擾的預防

摘要：數字集成電路的不斷發(fā)展和制造工藝的不斷進(jìn)步，使得物理設計面臨著(zhù)越來(lái)越多的挑戰。特征尺寸的減小，使得后端設計過(guò)程中解決信號完整性問(wèn)題是越來(lái)越重要?；ミB線(xiàn)間的串擾就是其中的一個(gè)，所以在后端設計的流程中，對串擾的預防作用也顯得尤為重要。本文就TSMC 65nm工藝下，根據具體的設計模塊，探索物理設計流程中如何才能更好的預防串擾對芯片時(shí)序的影響。
關(guān)鍵詞：串擾；物理設計；數字集成電路

0 引言
近年來(lái)，隨著(zhù)我國集成電路設計水平和工藝技術(shù)的提高，芯片的集成度持續提高到了驚人的地步，電源電壓逐步降低以及時(shí)鐘頻率不斷提高，在芯片功能越來(lái)越強大的同時(shí)，也意味著(zhù)所有與信號完整性SI(signal integrity)相關(guān)的問(wèn)題都變得越來(lái)越嚴重。集成電路技術(shù)的發(fā)展使得在后端物理設計過(guò)程中電路布線(xiàn)的復雜性不斷增加，龐大又復雜的設計中電路門(mén)數的劇增使更多、更長(cháng)的金屬互連線(xiàn)成為必要，導致了布線(xiàn)層數的不斷增加，同時(shí)相鄰的溝道電容也在增大，所以在深亞微米及以下工藝的IC后端設計流程中，有效地預防串擾的影響也變得越來(lái)越重要。

1 基于IC Compiler的物理設計過(guò)程中對串擾的預防措施
在物理設計過(guò)程中，串擾的預防可以有很多方面，下面主要討論后端設計階段的標準單元布局、時(shí)鐘布線(xiàn)和總體布線(xiàn)相應對串擾的預防措施。
在標準單元的布局階段，可以通過(guò)設置一些約束來(lái)控制工具自動(dòng)化布局，從而改善后面串擾的影響。最主要的方法有對標準單元的擁塞度和連線(xiàn)的跳變時(shí)間的控制。對于跳變時(shí)間的約束，我們可以在后端設計的流程中控制max_transition值；對于擁塞的改善，在IC Compiler的布局階段，可以讓工具ICCompiler增加擁塞驅動(dòng)來(lái)進(jìn)行自動(dòng)的標準單元布局的工作，具體實(shí)現是在place_opt后面增加選項-congestion。
在時(shí)鐘樹(shù)的布線(xiàn)階段目前最主要的方法是將時(shí)鐘連線(xiàn)的寬度和間距加倍(dsdw)的布線(xiàn)規則和對時(shí)鐘連線(xiàn)采用屏蔽(shield)的布線(xiàn)規則。在ICCompiler中用define_routing_rule來(lái)實(shí)現。
在全局布線(xiàn)階段，IC Compiler在自動(dòng)布線(xiàn)中就有串擾這一選項；將該選項打開(kāi)，工具在布線(xiàn)的時(shí)候就會(huì )考慮串擾，并盡可能將其修復，即route_opt-xtalk_reduction。為了更好的作用，需要在布線(xiàn)之前將信號完整性分析打開(kāi)：set_si_options-delta_delay true-route_xta lk_preventation_thresholdvalue，該閾值大小的設置也很重要。

2 對串擾預防的各種方法的實(shí)踐及比較
有理論基礎和對IC Compiler的掌握后，下面就利用可重構芯片項目中一個(gè)100多萬(wàn)門(mén)的模塊core_1作為實(shí)踐目標，探索預防串擾方法的較理想的流程。該設計采用的工藝是TSMC 65nm工藝，在core_1的設計中有半周期的時(shí)序路徑，這部分的路徑上時(shí)序是比較緊張的，將其歸為inv_clk的組，另外的寄存器之間的時(shí)序路徑就歸為clk的組。如下表1、2所示，給出的是各種實(shí)驗數據。表1為表示各種不同設置的表格，該表格給出的是設置的不同處，流程中沒(méi)寫(xiě)出來(lái)的其他的設置均是相同的。表2就是根據表1中的不同在core_1中所得到的實(shí)驗結果，表2中的tdd表示該數據路徑上串擾引起的總的附加延遲(Totaldelta delay)。

對于表1，“√”表示的是該步驟最基本的流程，而“-congestion”是表示在place_opt后面增加選項-congestion，“DSDW”表示在時(shí)鐘樹(shù)綜合流程中采用的是雙倍線(xiàn)寬和間接的規則， “shield”表示在時(shí)鐘樹(shù)綜合流程中采用的是屏蔽的時(shí)鐘樹(shù)布線(xiàn)，而threshold value欄中的“No”表示布線(xiàn)時(shí)串擾選項沒(méi)有打開(kāi)，0．2／0．3就是打開(kāi)SI的選項-routextalk_preventation_threshold的值。
表2是表示在表1中的不同設置的流程下，core_1的實(shí)際結果wns／／tdd表示的是最差路徑時(shí)序違規和該路徑上總的串擾產(chǎn)生的延遲，tns是總的時(shí)序違規，clk和inv_clk是指core_1里不同的路徑組(pathgroup)。其中inv_clk是半周期的路徑，其時(shí)序相對比較緊張。
由表2的實(shí)驗結果可知：對傳輸時(shí)間的約束不僅改善串擾的作用，還對整個(gè)時(shí)序都有比較好的提高，并得知在TSMC 65nm工藝下，將最大的傳輸時(shí)間約束在0．5ns是比較理想的；布局階段的擁塞驅動(dòng)可以很好地改善串擾的延遲，并對時(shí)序比較寬松的路徑時(shí)序也得到很好的改善，但是對于時(shí)序緊張的路徑其影響是不利的；時(shí)鐘樹(shù)階段對時(shí)鐘布線(xiàn)采用DSDW和shield的規則對時(shí)序的優(yōu)化和串擾延遲的抑制起到了很好的效果；在自動(dòng)布線(xiàn)階段打開(kāi)工具對串擾的減少這一功用，對時(shí)序和串擾延遲均是有好處的，其閾值對于TSMC 65nm的工藝設置為0．3更為合理。而set_5、set_6、set_7說(shuō)明了在整個(gè)后端流程中set_6的設置對于core_1這個(gè)設計來(lái)說(shuō)是最合理的，因為其不僅預防了串擾延遲也很好地兼顧了clk和inv_clk兩個(gè)group的時(shí)序。

3 結論
在65nm及以下的數字芯片的物理設計過(guò)程中對串擾的預防是很重要的，現通過(guò)對core_1芯片的實(shí)踐，我們可以看出，對于時(shí)序比較好滿(mǎn)足的情況下，設置最大傳輸時(shí)間的約束、在擁塞驅動(dòng)下進(jìn)行標準單元布局、采用dwds規則的時(shí)鐘布線(xiàn)、采用設置合適的閾值下的減少串擾作用的自動(dòng)布線(xiàn)程序，這樣的流程對于串擾的預防是有效的。而對于時(shí)序不好滿(mǎn)足的情況下設置最大傳輸時(shí)間的約束；在時(shí)序驅動(dòng)下進(jìn)行標準單元的布局；采用dwds規則的時(shí)鐘布線(xiàn)；采用設置合適的閾值下的減少串擾作用的自動(dòng)布線(xiàn)程序，這樣的流程更為理想。