一種系統芯片的功能測試方法

一個(gè)正確的電路設計拿到工廠(chǎng)去制造，并不可能百分之百的正確地制造出來(lái)?？倳?huì )受到種種不確定性的影響，比如制造機器的偏差、環(huán)境干擾、硅片的質(zhì)量不一致甚至是一些人為的失誤等等方面的影響，生產(chǎn)出的產(chǎn)品并不全都是完好的。如果芯片存在有故障，這樣的芯片是絕對不允許流入市場(chǎng)中的。那么如何檢驗出有制造缺陷的芯片，這就屬于測試的范疇。在深亞微米階段，線(xiàn)寬非常精細，工序數量又多，更加容易受到干擾的影響，制造故障變得尤其明顯。所以必須加大測試的力度，盡可能地減少次品流人市場(chǎng)的幾率。

下面將通過(guò)設計一個(gè)系統芯片――“成電之芯”的功能測試平臺來(lái)具體介紹實(shí)現系統芯片功能測試的方法。

2 評估測試需求

在進(jìn)行功能測試和選用必要的工具之前，應該審定系統芯片測試的基本要求，并明確解決如下4個(gè)問(wèn)題閉：1)哪些是必須的基本測試能力；2)怎樣觀(guān)察對測試序列的響應；3)測試平臺需要多高的靈活性；4)需要多少經(jīng)費和時(shí)間。

對基本測試平臺能力[3]的評估應該包括：1)所需的激勵時(shí)鐘速度；2)所需的激勵通道數；3)輸入的電壓標準；4)測試序列的長(cháng)度。

“成電之芯”是一款0.18μm工藝、內嵌DSP核的730萬(wàn)門(mén)SoC，面積31mm31mm，PBGA609封裝，它的硬件部分主要實(shí)現脈沖壓縮、動(dòng)目標顯示(MTI)、動(dòng)目標檢測(MTD)、求模取對數等算法，其中脈沖壓縮比最大可做到1024，MTD濾波通道數最大為256，每個(gè)通道的濾波器階數最大為256，每個(gè)相參處理間隔的數據量最大為2M深度，MTI濾波最多可做16脈沖對消，根據雷達整機系統需求，上述參數可靈活調節，通過(guò)DSP核，可用軟件實(shí)現其它各類(lèi)數字信號處理算法(如CFAR等)。芯片的內部處理速度最快160MHz，外部I／O速率范圍為1～80MHz。芯片I／O電平為L(cháng)VTTI電平。該芯片的數據流框圖如圖1所示。

圖1中，實(shí)線(xiàn)區域為芯片內部各模塊，虛線(xiàn)部分為片外存儲器。從圖中可以看出，雷達信號處理專(zhuān)用芯片的數據傳輸主要由DPC數據總線(xiàn)和ED數據總線(xiàn)完成。

通過(guò)上述對“成電之芯”的簡(jiǎn)單介紹，該芯片的系統功能和測試平臺的能力需求已經(jīng)一目了然。

3 功能測試平臺的建立

3.1 功能測試平臺建立方法

測試平臺是為了向被測芯片施加輸入激勵而建立起來(lái)的。如圖2所示，測試平臺向被測芯片輸入激勵，對輸出采樣，并將結果與期望值比較，得出比較分析結果。

建立測試平臺的過(guò)程是建立在對被測芯片功能屬性透徹理解的基礎上的。目前，常用的測試平臺建立方法有：采用可編程器件建立測試平臺、基于波形建立測試平臺、基于可編程測試儀建立測試平臺和基于事物建立平臺。

3.2 功能測試平臺的構建

本設計的功能測試主要采用基于可編程器件建立測試平臺。

從圖1可以看出，“成電之芯”主要有以下幾類(lèi)接口：36位的輸入信號總線(xiàn)Input，用來(lái)為芯片提供初始輸入激勵；32位的初始化數據總線(xiàn)Initial_bus，用來(lái)為芯片提供DSP核程序、控制寄存器參數、脈壓系數和濾波系數；48位的片外緩存數據總線(xiàn)IQ1和IQ2，用于將脈沖壓縮的結果傳送到片外緩存；28位的求?；蛉递敵隹偩€(xiàn)Log_out，用于輸出脈沖壓縮或濾波運算后的求?；蛉到Y果；56位的濾波結果輸出FIR_I_OUT(28位)、FIR_Q_OUT(28位)，用于輸出MTI或MTD處理后的結果；16位的HD數據總線(xiàn)，用于輸出DSP核處理后的結果。

根據基于可編程器件建立測試平臺的設計思想，功能測試平臺的構建方法如下：采用可編程邏輯器件進(jìn)行輸入激勵的產(chǎn)生和輸出響應的處理；采用ROM來(lái)實(shí)現DSP核程序、控制寄存器參數、脈壓系數和濾波系數的存儲；采用SRAM作為片外緩存?；緶y試框圖如圖3所示。

根據“成電之芯”的要求，芯片需要外部提供136 k 32bit的存儲空間為其提供脈壓系數和濾波系數，同時(shí)需要其它的一些存儲空間為芯片存儲片外的DSP核程序和控制寄存器。

由于做MTD濾波時(shí)，每個(gè)相參處理間隔的數據量最大為2M深度，所以片外必須準備兩片深度為2M，數據寬度為48位的SRAM作為芯片的片外緩存。

除此之外，芯片需要外界輸入數據和控制信號，并且需要接收芯片的輸出數據。這部分的功能可通過(guò)可編程邏輯器件來(lái)完成。

通過(guò)以上分析，CCOMP芯片功能測試平臺選用了兩片SST39VF3201來(lái)做它的片外初始化存儲器、6片GS832018來(lái)做它的片外緩存、一片XC3S5000來(lái)產(chǎn)生它的時(shí)序控制信號以及和外部接口的控制邏輯、兩片MT48LC4M32用做它的輸出緩存、兩片SST39VF3201來(lái)做它的輸入數據存儲器，另外還選用了一個(gè)AD和一個(gè)DA芯片來(lái)實(shí)現與外界的數據通信。實(shí)現框圖如圖4所示。

4 測試平臺的實(shí)現

4.1軟件的實(shí)現

根據“成電之芯”輸入激勵和輸出響應的數據對比要求，編寫(xiě)了可綜合的verilog代碼。代碼的設計完全按照“成電之芯”的時(shí)序要求實(shí)現。

4.2 硬件的實(shí)現

根據功能測試平臺的實(shí)現框圖進(jìn)行了原理圖和PCB的設計，最后設計完成了一個(gè)可對“成電之芯”進(jìn)行功能測試的系統平臺。實(shí)物圖如圖5所示。

5 結論

本文通過(guò)對“成電之芯”功能測試平臺的設計與實(shí)現，闡述了一種基于可編程邏輯器件的系統芯片功能測試平臺的建立。本文從系統芯片的測試評估出發(fā)，一步步深入系統芯片測試方法分析，最終實(shí)現一個(gè)完整的測試平臺。

該系統除了闡述功能測試平臺的實(shí)現方法外，同時(shí)也對待測芯片――“成電之芯”進(jìn)行了充分的測試，為每一塊芯片的功能是否完好提供了重要依據。