利用AMSVF進(jìn)行混合信號SoC的全芯片驗證

　　
　　近年來(lái)，消費電子和個(gè)人計算市場(chǎng)的發(fā)展增加了對于更強大且高度集成的芯片產(chǎn)品的需求。低成本、低功耗、復雜功能和縮短上市時(shí)間的需要，讓越來(lái)越多的IC設計采用了SoC技術(shù)。
　　
　　在這些SoC電路中，由于包含了數據轉換器、功率管理及其它模擬電路，混合信號設計不可避免并且越來(lái)越多。在混合信號SoC設計中，為了避免芯片重制，確保一次性流片成功，全芯片混合信號驗證成為關(guān)鍵一環(huán)。傳統上，在復雜的混合信號SoC設計中，不同團隊分別獨立驗證數字和模擬組件，并不進(jìn)行全芯片綜合驗證，其主要原因是沒(méi)有足夠強大的EDA工具能夠完成這個(gè)重要任務(wù)。如果所有的集成和接口問(wèn)題僅僅是在測試平臺中進(jìn)行解決，那么就很難保證混合信號的正確連接和時(shí)序匹配。隨著(zhù)高速SPICE模擬工具的出現，設計師可以在晶體管級執行整個(gè)芯片系統的驗證，這是一種較為有效的驗證方法。該方法具有很高的精確性，并能夠進(jìn)行全面的功能分析，但是，此類(lèi)驗證只能在設計周期的最后階段進(jìn)行，那時(shí)所有的單元和定制元件都已經(jīng)設計完成。此外，這種方法的模擬速度有時(shí)非常緩慢，必須動(dòng)用大量的硬件資源。對于包含微處理器、ROM、RAM、PLL等的復雜系統，由于其元件數量實(shí)在過(guò)于龐大，高速SPICE模擬器幾乎不可能執行全芯片晶體管級模擬。
　　
　　然而，驗證方法學(xué)應該貫穿于整個(gè)設計階段，而不能僅局限于最終的驗證階段。同時(shí)，為了實(shí)現混合信號SoC驗證在精確性和速度之間的完美平衡，設計師可能想要保持某些重要的模擬模塊(如ADC、PLL)作為SPICE網(wǎng)表，而其它部分為Verilog行為級模塊。這時(shí)，設計師可以選擇使用晶體管級電路去替代特定的行為模塊，并及時(shí)高效地繼續設計驗證過(guò)程。
　　
　　為了實(shí)現精確而快速的全芯片驗證，全新的模擬解決方案應運而生。
　　
　　AMS Designer與AMSVF
　　
　　作為新一代的模擬器，AMS Designer基于Virtuoso Spectre和Ultrasim Simulator以及Incisive Unified Simulator引擎的可靠技術(shù)，是一種單一核心(Single Kernel)的混合信號模擬器。它提供了兩種模擬求解器——Spectre和Ultrasim，并支持幾乎所有的語(yǔ)言和SPICE網(wǎng)表規格。Ultrasim求解器性能較高，有著(zhù)堪比SPICE的精確性，并且容量幾乎無(wú)限，因此較適合大型全芯片設計。
　　
　　雖然AMS Designer為DFII流程提供了友好的圖形用戶(hù)界面，然而對于混合信號驗證，多數設計師更需要該應用在命令行模式下執行全芯片驗證。其原因不僅是因為命令行模式提供了強大而方便的批量運行功能，還因為設計本身是基于沒(méi)有原理圖的文本文檔，或沒(méi)有GUI環(huán)境。對于這種應用方式，AMSVF(AMS驗證流程)更加適合。

　　AMSVF的應用模式

　　繼承了NC-Verilog，AMSVF的使用支持ncverilog單步模式，它主要面向Verilog-XL用戶(hù)；而3步模式會(huì )調用ncvlog剖析輸入文件，調用ncelab構建電路結構，然后調用ncsim模擬器模擬電路。

　　目前，AMSVF可以為數字測試平臺提供支持，其應用模式如圖1所示。

圖1 AMSVF的應用模式

　　Verilog/VHDL頂層也可以例示SPICE subckt，對于VHDL測試平臺來(lái)說(shuō)，需要提供Verilog wrapper。另外，頂層可以調用其它Verilog/VHDL模塊。這種應用模式被命名為“Verilog on top”。中層SPICE subckt也可以例示最底層的Verilog/VHDL模塊，這種應用模式被命名為“Sandwich”或“SPICE in middle”。另外，在一些復雜設計中，AMSVF還支持多個(gè)“Sandwich”應用模式，如“Verilog - SPICE - Verilog - SPICE - Verilog”。

　　這兩種應用模式對于用戶(hù)的全芯片驗證應用是非常方便的。對于一個(gè)純粹的數字系統設計，為了獲得精確的結果，用戶(hù)可以用SPICE網(wǎng)表替代一些Verilog模塊，甚至使用寄生參數以獲得更為精確的模擬結果。由于物理元件太多，模擬速度可能會(huì )變慢，這時(shí)，用戶(hù)可以在SPICE網(wǎng)表中對基本門(mén)電路使用Verilog/VHDL行為級模塊。那么，“Sandwich”應用模式就得以實(shí)現。這意味著(zhù)用戶(hù)可以自由而簡(jiǎn)單地切換應用模式。 Script type=text/javascript>function ImgZoom(Id)//重新設置圖片大小 防止撐破表格 { var w = $(Id).width; var m = 650; if(w m){return;} else{ var h = $(Id).height; $(Id).height = parseInt(h*m/w); $(Id).width = m; } } window.onload = function() { var Imgs = $(content).getElementsByTagName(img); var i=0; for(;i