基于FPGA的65nm芯片的設計方案

　　隨著(zhù)工藝技術(shù)向65nm以及更小尺寸的邁進(jìn)，出現了兩類(lèi)關(guān)鍵的開(kāi)發(fā)問(wèn)題：待機功耗和開(kāi)發(fā)成本。這兩個(gè)問(wèn)題在每一新的工藝節點(diǎn)上都非常突出，現在已經(jīng)成為設計團隊面臨的主要問(wèn)題。在設計方法上從專(zhuān)用集成電路(ASIC)和專(zhuān)用標準產(chǎn)品(ASSP)轉向可編程邏輯器件(PLD)將有助于解決這些問(wèn)題。

　　過(guò)去，半導體行業(yè)一直關(guān)注的兩個(gè)目標是縮小體積和提高速率。近40年來(lái)，對這些目標的追求促使行業(yè)發(fā)展符合摩爾定律，性能和電路密度每18個(gè)月翻倍。導致技術(shù)高速發(fā)展，蘊育了計算機革命、互聯(lián)網(wǎng)革命以及現在的無(wú)線(xiàn)通信革命。

　　但同時(shí)也為此付出了代價(jià)。一種代價(jià)是物理上的。工藝技術(shù)上的每一次進(jìn)步都使得芯片晶體管的“關(guān)斷”電流增加，也就是待機功耗在增加。另一代價(jià)是金錢(qián)。每一工藝節點(diǎn)的開(kāi)發(fā)成本呈指數增加。65nm時(shí)代的設計必須解決這些代價(jià)問(wèn)題。

　　人們采用了很多系統級和芯片級方法來(lái)處理動(dòng)態(tài)功耗。在系統級上，采用動(dòng)態(tài)功耗管理技術(shù)，確保只對工作電路上電，大大降低了器件的平均功耗，從而減少了和功耗相關(guān)的問(wèn)題。

　　工藝上的進(jìn)步降低了芯片級的動(dòng)態(tài)功耗

　　一是縮小了晶體管體積，減小了晶體管的等效電容(C)。因此，縮小體積使動(dòng)態(tài)功耗隨之線(xiàn)性下降。同樣，減小供電電壓會(huì )使動(dòng)態(tài)功耗呈指數下降，是降低動(dòng)態(tài)功耗的重要措施。0.9V~1.0V范圍內的供電方式幾乎都采取了這一措施來(lái)降低功耗。

　　降低動(dòng)態(tài)功耗的另一工藝進(jìn)步是在130nm工藝上引入了全銅互聯(lián)和低K金屬層絕緣技術(shù)。這些工藝創(chuàng )新大大降低了互聯(lián)阻抗和電容，不但減小了晶體管開(kāi)關(guān)功耗，而且還降低了芯片信號和內部電源走線(xiàn)的IR壓降。

　　動(dòng)態(tài)功耗下降而漏電流增大

　　然而，半導體物理規律卻表明工藝尺寸下降對待機功耗有不利的影響。工藝尺寸縮小后，隨著(zhù)晶體管邏輯門(mén)厚度和溝道長(cháng)度的減小，這些晶體管的柵極和漏極泄漏電流呈指數增大(圖1)，而這是影響待機功耗的主要因素。通過(guò)使用較長(cháng)的溝道以及較厚的氧化層來(lái)控制泄漏電流將導致開(kāi)關(guān)速率下降，因此，工藝開(kāi)發(fā)人員不得不折衷考慮速率和功耗。

　　工藝尺寸縮小，連線(xiàn)的寬度和高度也隨之減小，對功耗有不利的影響。減小銅連線(xiàn)的尺寸增強了電子散射和粒子邊界效應。從而增大了連線(xiàn)阻抗，導致電路延遲和IR壓降增大。在45nm以下，這些效應會(huì )更加明顯。

　　工藝尺寸不斷縮小的結果之一是導致待機功耗成為芯片總功耗中的重要因素。同時(shí)，芯片用戶(hù)關(guān)心的問(wèn)題從動(dòng)態(tài)功耗轉向待機功耗。由于待機功耗的增大，許多通信器件分開(kāi)考慮總功耗預算和待機功耗預算，并逐步增加待機功耗預算的比例。由于這些器件大部分時(shí)間處于待機模式，因此，待機功耗成為最主要的問(wèn)題。

　　與動(dòng)態(tài)功耗不同，還沒(méi)有簡(jiǎn)單的方法來(lái)降低待機功耗。芯片開(kāi)發(fā)人員不得不使用復雜的工藝和電路設計方法，犧牲晶體管速率來(lái)提高Vt，并采取延長(cháng)溝道長(cháng)度等措施。

　　目前已經(jīng)有技術(shù)突破來(lái)解決速率和待機功耗的問(wèn)題。一種是應變硅，該技術(shù)將空穴和電子對的移動(dòng)能力提高了50%，從而提升了器件速率。與其它技術(shù)進(jìn)步不同，應變硅雖然提高了速率，但是并沒(méi)有增加待機功耗。然而，它必須在芯片設計中采用新的布版規則，要求較嚴，導致了限制設計規則(RDR)這一概念的產(chǎn)生。RDR和可制造設計(DFM)在65nm以及更小工藝尺寸上越來(lái)越重要。

　　設計規則使開(kāi)發(fā)過(guò)程越來(lái)越復雜

　　DFM重要性的增加以及RDR的出現導致芯片設計更加復雜。物理設計尤其需要更多的資源和簡(jiǎn)捷的物理設計自動(dòng)工具。這些規則妨礙了版層重用，增加了新技術(shù)采用硬件IP模塊的難度。結果導致在芯片設計上加大投入，需要更多的資源來(lái)處理新技術(shù)中的布版和設計問(wèn)題。

　　除了越來(lái)越高的開(kāi)發(fā)成本以外，芯片開(kāi)發(fā)人員還面臨其它的成本難題。65nm器件僅模板成本就高達2百萬(wàn)美元，而45nm器件模板成本會(huì )超過(guò)3百萬(wàn)美元。理想情況下，強大的財務(wù)支持是任何業(yè)務(wù)投入的基礎，包括芯片開(kāi)發(fā)計劃等。然而，很多芯片開(kāi)發(fā)項目缺乏足夠的資金支持。

　　為了很好地進(jìn)行財務(wù)分析，開(kāi)發(fā)人員必須考慮時(shí)間、風(fēng)險、收益和成本等一系列因素。盡管這看起來(lái)很難，但可以歸結為經(jīng)過(guò)認真設計的投資回報(ROI)分析(圖2)。在很多情況下，分析表明，產(chǎn)品生命周期的總收益應是研發(fā)投入的5倍~10倍，這樣才能收回開(kāi)發(fā)成本。簡(jiǎn)單地看一下以收益百分比表示的研發(fā)開(kāi)支(10%~20%)，大部分成功的公司都會(huì )得出相同的結論。