單片型3D芯片集成技術(shù)與TSV的研究

盡管晶體管的延遲時(shí)間會(huì )隨著(zhù)晶體管溝道長(cháng)度尺寸的縮小而縮短，但與此同時(shí)互聯(lián)電路部分的延遲則會(huì )提升。舉例而言，90nm制程晶體管的延遲時(shí)間大約在 1.6ps左右，而此時(shí)互聯(lián)電路中每1mm長(cháng)度尺寸的互聯(lián)線(xiàn)路，其延遲時(shí)間會(huì )增加500ps左右;根據ITRS技術(shù)發(fā)展路線(xiàn)圖的預計，到22nm制程節點(diǎn)，晶體管的延遲時(shí)間會(huì )達到0.4ps水平，而互聯(lián)線(xiàn)路的延遲則會(huì )增加到1萬(wàn)ps水平。

　　對晶體管而言，晶體管的尺寸越小則運行速度也越快，但與此同時(shí)，互聯(lián)層線(xiàn)路的電阻則會(huì )隨著(zhù)線(xiàn)路截面積的縮小而增大。表面散射現象，晶界散射現象，和擴散勢壘層(這里指防止互聯(lián)層金屬材料相互擴散而制成的擴散阻擋層)電阻值的不斷增加，是導致互聯(lián)層RC延遲增加的主要原因。雖然3D集成(3-D integration)技術(shù)的顯見(jiàn)優(yōu)點(diǎn)之一是可以減小互聯(lián)線(xiàn)的長(cháng)度，但是同時(shí)這種技術(shù)的應用能否對減小板級，或線(xiàn)路極互聯(lián)線(xiàn)長(cháng)度起到積極作用也是應該考慮的。

　　以TSV為核心的3D集成技術(shù)：

　　以TSV穿硅互聯(lián)技術(shù)為核心的3D集成技術(shù)主要影響的是芯片之間的互聯(lián)結構，因此這種技術(shù)主要減小的是芯片間互聯(lián)需用的電路板面積。這種技術(shù)一般是采用將多塊存儲或邏輯功能芯片垂直堆疊在一起，并將堆疊結構中上一層芯中制出的TSV連接在下層芯片頂部的焊墊(Bond pad)上的方式來(lái)實(shí)現。不過(guò)此時(shí)堆疊結構中的每一層芯片都采用獨自的設計，仍為傳統的二維結構，因此每一層芯片內部的電路級互聯(lián)仍為傳統的二維設計。

　　單片型3D堆疊技術(shù)：(MonolithIC 3D)

　　相比之下，單片型3D技術(shù)中，芯片內部互聯(lián)層的3D化則更加徹底，因此人們通常稱(chēng)這種技術(shù)為“真3D集成設計”。此時(shí)芯片堆疊結構中每一層芯片均作為整體中的一個(gè)功能單元來(lái)設計，這樣堆疊結構中各層芯片(此時(shí)應當稱(chēng)之為功能單元可能較為合適些)內部都可以采用同樣的互聯(lián)結構(不論是垂直方向，還是水平方向的互聯(lián))，因此這種設計可以讓互聯(lián)線(xiàn)的長(cháng)度進(jìn)一步降低。而且由于采用統一化設計，信號中繼電路等所占用的面積也更小，因此芯片的總體占地面積可以更小。根據華盛頓大學(xué)Lili Zhou等人在ICCD2007會(huì )議上發(fā)表的論文，這種真3D集成設計可以令芯片的尺寸減半，互聯(lián)線(xiàn)總長(cháng)度則可減小2/3.

　　SOI晶圓廠(chǎng)商Soitec的SMARTCUT技術(shù)

　　單片型3D技術(shù)實(shí)現的關(guān)鍵在于如何將各層功能單元轉換到單片3D堆疊結構之中去，其采用的方法非常類(lèi)似于Soitec在制作SOI晶圓時(shí)所采用的SMARTCUT技術(shù)。由于單片3D堆疊芯片中的過(guò)孔只需要從各層功能單元的有源層(Active layer：簡(jiǎn)單說(shuō)就是晶體管中覆蓋在柵絕緣層之下的部分)部分穿過(guò)，因此其尺寸要比常規的TSV小得多，僅比2D芯片頂部互聯(lián)層的尺寸大3倍左右。據研發(fā)這種技術(shù)的公司宣稱(chēng)，在許多應用中，這種技術(shù)可實(shí)現的芯片微縮程度可相當于進(jìn)步了一個(gè)制程級別的水平，而且同時(shí)還不需要研發(fā)特別的制程技術(shù)或者購買(mǎi)昂貴的專(zhuān)用制造設備。

　　表面上看，單片型3D技術(shù)的特性是非常引人入勝的，但是由于目前這項技術(shù)還未能完全實(shí)現，因此現在要評估這項技術(shù)的未來(lái)發(fā)展狀況難度極大。