中芯國際采用Silicon Realization 技術(shù)構建其65納米參考流程

　　Cadence 設計系統公司12月6日宣布，中國最大的半導體晶圓廠(chǎng)中芯國際集成電路制造有限公司已經(jīng)將CadenceR Silicon Realization 產(chǎn)品作為其65納米參考流程4.1版本(Reference Flow 4.1)可制造性設計(DFM)以及低功耗技術(shù)的核心。以 Cadence Encounter Digital Implementation System 為基礎，兩家公司合作為65納米系統級芯片(SoC)設計提供了一個(gè)完整的端到端的 Silicon Realization 流程。

　　經(jīng)過(guò)嚴格評估，中芯國際選擇了 Cadence Silicon Realization 產(chǎn)品，基于其強大的層次化流程 (hierarchical flow)，應用于大規模和高質(zhì)量的設計。中芯國際認為此緊湊結合了功能性、物理和電氣領(lǐng)域的整合流程，可用于評估、邏輯設計、驗證、物理實(shí)現與設計內簽收，并大大提高設計師的效率、易用性, 及獲得更具確定性的結果 (deterministic results)。

　　中芯國際流程中包含的 Cadence Silicon Realization 技術(shù)包括 IncisiveR Enterprise Simulator、 EncounterR RTL Compiler、 Encounter Test、 Encounter ConformalR Low Power、 Encounter Conformal Equivalence Checker、 Encounter Digital Implementation System、 QRC Extraction、 Encounter Timing System、 Encounter Power System、 Litho Physical Analyzer、 Litho Electrical Analyzer、 Cadence CMP Predictor 和 AssuraR Physical Verification。

　　“我們的共同客戶(hù)將會(huì )從 Cadence 對參考流程4.1的貢獻中大大獲益，它解決了在65納米節點(diǎn)上遇到的兩個(gè)重要問(wèn)題，設計的余量和良率(design margins and yields)”中芯國際設計服務(wù)部資深總監朱敏說(shuō)。“全面應用端到端 Cadence Silicon Realization 流程進(jìn)行數字設計、驗證與實(shí)現，結合我們的參考流程，將會(huì )讓我們的客戶(hù)達到更高的效率、生產(chǎn)力以及提高芯片的質(zhì)量，縮短上市時(shí)間。”

　　Cadence 最近公布了一款全新的全盤(pán)式 Silicon Realization 方法，芯片開(kāi)發(fā)不再是傳統的單點(diǎn)工具拼貼，而是采用流線(xiàn)化的端到端綜合技術(shù)、工具與方法學(xué)。這種新方法著(zhù)重于提供能確保達成 Silicon Realization 的產(chǎn)品和技術(shù)所需的三個(gè)條件：統一的設計意圖、提取(abstraction)和收斂 (convergence)。這種方法是 Cadence 公司其 EDA360 (Electronic Design Automation 360, 一個(gè)新的電子自動(dòng)化設計系統) 戰略的一個(gè)關(guān)鍵組成部分，目標是提高生產(chǎn)力、可預測性和可盈利性，同時(shí)降低風(fēng)險。

　　“作為中芯國際的長(cháng)期合作伙伴，很高興再次與他們的技術(shù)專(zhuān)家合作，幫助我們的共同客戶(hù)開(kāi)創(chuàng )一條 Silicon Realization 的快車(chē)道，”Cadence 產(chǎn)品管理部總監 David Desharnais 說(shuō)。“與領(lǐng)先的客戶(hù)和中芯國際這樣的設計鏈合作伙伴合作，是實(shí)現 Cadence EDA360愿景的關(guān)鍵，也是實(shí)現更高生產(chǎn)力、可預測性和可盈利性的關(guān)鍵。”