歐洲數字系統芯片功率泄漏控制項目

來(lái)自歐洲7個(gè)國家的14家高等學(xué)府和科研院所組成的研發(fā)聯(lián)盟日前啟動(dòng)一個(gè)旨在通過(guò)解決65nm節點(diǎn)以下CMOS制造工藝中的功率泄漏問(wèn)題來(lái)改進(jìn)下一代系統芯片設計的開(kāi)發(fā)項目。根據IST第六框架計劃的“納電子”戰略目標，歐洲委員會(huì )為這個(gè)名為CLEAN (控制NanoCMOS系統芯片泄漏功率)的項目提供了450萬(wàn)歐元的贊助費。
在線(xiàn)寬大于0.1微米的微電子電路中，與晶體管泄漏電流相比，計算、通信和存儲操作造成的動(dòng)態(tài)功耗是芯片功耗的主體。因此，直到今天，在沒(méi)超過(guò)這個(gè)技術(shù)節點(diǎn)的芯片設計和開(kāi)發(fā)過(guò)程中，泄漏電流控制并未被芯片廠(chǎng)商當作一個(gè)主要問(wèn)題去對待，而且芯片設計主要集中在優(yōu)化和最小化動(dòng)態(tài)功耗等方面 (即開(kāi)關(guān)操作)。 
隨著(zhù)ＣＭＯＳ晶體管溝道長(cháng)度不到100nm的納米器件的問(wèn)世，泄漏電流的相關(guān)問(wèn)題引起人們的極大重視。業(yè)內專(zhuān)家認為，泄漏電流將是影響線(xiàn)寬低于65nm的下一代納米微電子電路的主要障礙。為了解決納米器件引起的困難，設計方法和制造工藝必須同步發(fā)展。針對未來(lái)技術(shù)設計的半導體產(chǎn)品，應考慮到所要設計、制造和測試的芯片的復雜性、成本和功耗。
CLEAN的主要目標是開(kāi)發(fā)泄漏功率模型和泄漏控制的設計方法和技術(shù)，以及對于今天的復雜系統無(wú)法進(jìn)行自動(dòng)選擇設計的原型EDA (電子設計自動(dòng)化)工具。例如，那些與功耗最小化和通過(guò)整個(gè)設計流程無(wú)縫實(shí)現動(dòng)態(tài)泄漏控制策略相關(guān)的設計任務(wù)。
“這個(gè)項目將會(huì )為克服65nm以下技術(shù)節點(diǎn)的技術(shù)缺點(diǎn)特別是制程變異性和低可靠性以及泄漏電流做出巨大貢獻，” 項目協(xié)調員意法半導體先進(jìn)系統技術(shù)部項目研發(fā)經(jīng)理Roberto Zafalon先生表示，“CLEAN項目的開(kāi)發(fā)成果將有助于降低納電子器件的功耗，同時(shí)能夠提高設計效率，進(jìn)而可以管理日益提高的系統芯片復雜性?！?nbsp;
最后，CLEAN項目將有助于加強歐洲高科技產(chǎn)業(yè)，維持其在強項領(lǐng)域內的工業(yè)和技術(shù)領(lǐng)導者的地位 ：例如，在移動(dòng)通信及基礎設施、消費電子和汽車(chē)電子等系統芯片領(lǐng)域。這些領(lǐng)域中，對低功耗的需求是取得成功的前提條件。通過(guò)專(zhuān)業(yè)開(kāi)發(fā)功率優(yōu)化及管理的中小型高科技企業(yè)的積極參與，這個(gè)項目還將歐洲EDA工業(yè)的發(fā)展作為一個(gè)主要目標。中小企業(yè)的參與對于CLEAN開(kāi)發(fā)成果的商業(yè)化和產(chǎn)業(yè)化至關(guān)重要。
CLEAN項目的合作伙伴:意法半導體(項目負責人)；英飛凌，ChipVision Design Systems, BullDAST, OFFIS, Politecnico di Torino, Universitat Politecnica de Catalunya, CEA-LETI, Politechnika Warszawska , edacentrum, 丹表科技大學(xué)， Consorzio per la Ricerca e l’Educazione Permanente, 布達佩斯經(jīng)濟科技大學(xué)。