為什么芯片是方的，晶圓是圓的？

熟悉半導體制造流程的朋友知道，芯片在切割封裝之前，所有的制造流程都是在晶圓（Wafer）上操作的。不過(guò)我們見(jiàn)到的芯片都是方形的，在圓形的晶圓上制造芯片，總會(huì )有部分區域沒(méi)有利用到。所以為什么不能使用方形的晶圓來(lái)增大利用率呢？ 

圖源 | KitGuru

其實(shí)這個(gè)問(wèn)題很好回答，因為晶圓（剛開(kāi)始是硅片）是在圓柱形的硅棒上切割出來(lái)的，所以橫截面只能是圓形。

接下來(lái)我們從硅片與晶圓的制造過(guò)程開(kāi)始，一起探索滿(mǎn)足好奇。

 晶圓比 “晶方”更適合做芯片

硅晶圓的制造可以歸納為三個(gè)基本步驟：硅提煉及提純、單晶硅生長(cháng)、晶圓成型。

換句話(huà)說(shuō)，我們經(jīng)常調侃，芯片本質(zhì)上是一堆沙子，這句話(huà)并沒(méi)有說(shuō)錯。制造芯片的基礎——單晶硅就從石英砂中制取的。

從沙子變成芯片的關(guān)鍵，在于硅的提純與單晶硅制備工藝的發(fā)展。1916年，波蘭化學(xué)家柴可拉斯基通過(guò)實(shí)驗驗證了金屬線(xiàn)由金屬單晶構成，且單晶體的直徑達到毫米級。此后該方法經(jīng)過(guò)化學(xué)家的不斷迭代，最終制成了單晶硅，這種方法也被稱(chēng)為柴可拉斯基法或直拉法。

柴氏法（直拉法）

圖源 | 翻譯自維基百科

直拉法的過(guò)程是先在坩堝中將高純硅加熱為熔融態(tài)，再將晶種（籽晶）置于一根精確定向的棒的末端，并使末端浸入熔融狀態(tài)的硅，然后將棒緩慢向上提拉并旋轉。通過(guò)對提拉速率、旋轉速率與溫度的精確控制，就可以在棒的末端得到一根較大的圓柱狀單晶硅棒，后續再對硅棒進(jìn)行打磨、拋光、切割等工序后，就能得到一片可用的圓形的硅片了。所以說(shuō)，晶圓的圓是因為硅棒“圓”。

在硅棒上切口

圖源 | 互聯(lián)網(wǎng)

目前，直拉法是生長(cháng)晶圓最常用的方法了，除了直拉法之外，常用的方法還有區熔法。

區熔法分為兩種：水平區熔法和立式懸浮區熔法。前者主要用于鍺、GaAs等材料的提純和單晶生長(cháng)；后者主要用于硅。區熔法與直拉法最大的不同之處在于：區熔法一般不使用坩鍋，引入的雜質(zhì)更少，生長(cháng)的材料雜質(zhì)含量也就更少。

其實(shí)硅棒在切片之前可以先切割成長(cháng)方體，這樣后續切片時(shí)就能直接得到“晶方”。不過(guò)用來(lái)生產(chǎn)芯片的硅棒不會(huì )這樣做，原因有以下幾個(gè)：

首先是圓形更適合進(jìn)行光刻涂膠。

此外，由于邊緣應力的存在，圓形晶圓的結構強度也高于方形。硅片在變成晶圓之前需要進(jìn)行多次光刻、刻蝕、化學(xué)研磨等過(guò)程，晶圓會(huì )在外圈積累較多應力。因此方形的尖角會(huì )造成邊緣應力集中，在生產(chǎn)過(guò)程中極易破損，影響整體良率。

有細心的朋友可能會(huì )發(fā)現，為什么有的晶圓外圈是沒(méi)有芯片的，而有的晶圓電路鋪盤(pán)整片硅片，晶圓外圈也會(huì )出現不完整的芯片呢？

晶圓外圈各不相同

圖源 | 互聯(lián)網(wǎng)

這其實(shí)和光刻中的光掩膜（Mask，或稱(chēng)遮光罩、光刻版）尺寸有關(guān)。光掩膜大小通常會(huì )覆蓋晶圓的所有區域，因此在晶圓邊緣處會(huì )出現不完整的小方格。此外，在芯片制造工藝中，晶圓是不斷加厚的，尤其是后段的金屬和通孔制作工藝，會(huì )用到多次CMP化學(xué)機械研磨過(guò)程。假如晶圓邊沿沒(méi)有圖形，會(huì )造成邊緣研磨速率過(guò)慢，帶來(lái)的邊沿和中心的高度差，在后續的研磨過(guò)程中又會(huì )影響相鄰的完整芯片。

綠圈是晶圓面積，紅圈內是可用部分

圖源 | 知乎

不過(guò)晶圓外圈的芯片一般是不會(huì )用的。上文提到，由于生產(chǎn)流程的關(guān)系，晶圓外圍一定會(huì )有一部分應力存在，在這里生產(chǎn)出來(lái)的芯片，內部同樣會(huì )留存應力，后續的切割、封裝、運輸過(guò)程中也有更大的概率造成芯片損壞。這也是有的晶圓外圈有芯片，有的沒(méi)有的原因。

總的來(lái)說(shuō)，圓形的晶圓更便于芯片制造，良率較高。既然用來(lái)制造芯片的晶圓不方便做成方形的，那為什么芯片不能做成圓形的呢？

硅片在經(jīng)過(guò)涂膠、光刻、刻蝕、離子注入等步驟后，一顆顆芯片才會(huì )被制造出來(lái)，不過(guò)此時(shí)芯片還是“長(cháng)”在晶圓上的，需要經(jīng)過(guò)切割才能變成一顆顆單獨的芯片。

方形的芯片僅需幾刀就可以全部切下。圓形的芯片，恐怕就要耗費比方形幾倍的時(shí)間來(lái)切割了。最重要的一點(diǎn)，圓形芯片并不能解決硅片面積浪費的問(wèn)題。

圓形排列會(huì )有縫隙

圖源 | ZWsoft

其實(shí)節約晶圓面積始終是一項重要課題。晶圓上能生產(chǎn)的芯片越多，生產(chǎn)效率就越高，單顆芯片的成本也越低。目前解決生產(chǎn)效率的最好方法就是提高晶圓面積，也就是我們熟悉的微積分。

晶圓越大，空余面積越小

圖源 | UEFIBlog

硅片除了可以制作芯片外，在光伏領(lǐng)域也是極其重要的部分。

太陽(yáng)能電池板結構（電池片即為硅片）

光伏單晶硅的制備過(guò)程的前期與芯片單晶硅相同，采用方形的原因同樣很簡(jiǎn)單，如果光伏電池是圓形的，多個(gè)電池排列成太陽(yáng)能電池板中間就會(huì )出現空隙，降低了整體轉化率。

與芯片相比，制造光伏板對硅純度的要求要稍低，純度標準只需要99.9999%，達不到制作芯片的99.999999999%。

半導體硅片與光伏硅片區別

圖源 | 恰基小組

 總 結 

回答一下標題提出的問(wèn)題，芯片為什么是方的？圓形芯片難以切割，后續封裝階段也不方便控制，最重要的是，圓形芯片不能解決晶圓面積浪費的問(wèn)題。為什么晶圓是圓的？在生產(chǎn)芯片的過(guò)程中，圓形晶圓由于力學(xué)因素生產(chǎn)更方便，良率更高，且硅棒天然是圓柱型，晶圓自然也就是圓形了。不過(guò)在光伏領(lǐng)域，方形硅片在電池封裝時(shí)不會(huì )浪費空間，所以光伏硅片采用方形。

摘要：

晶體管的縮小過(guò)程中涉及到三個(gè)問(wèn)題。第一是為什么要把晶體管的尺寸縮小，以及是按照怎樣的比例縮小的，這個(gè)問(wèn)題是縮小有什么好處。第二是為什么技術(shù)節點(diǎn)的數字不能等同于晶體管的實(shí)際尺寸?；蛘哒f(shuō)，在晶體管的實(shí)際尺寸并沒(méi)有按比例縮小的情況下，為什么要宣稱(chēng)是新一代的技術(shù)節點(diǎn)。這個(gè)問(wèn)題就是縮小有什么技術(shù)困難。第三是晶體管具體如何縮小。也就是，技術(shù)節點(diǎn)的發(fā)展歷程是怎樣的。在每一代都有怎樣的技術(shù)進(jìn)步。這也是真正的問(wèn)題。在這里特指晶體管的設計和材料。

1 引言

在摩爾定律的指導下，集成電路的制造工藝一直在往前演進(jìn)。得意于這幾年智能手機的流行，大家對節點(diǎn)了解甚多。例如40 nm、28 nm、20 nm、16 nm 等等，要知道的這些節點(diǎn)的真正含義，首先要解析一下技術(shù)節點(diǎn)的意思。

常聽(tīng)說(shuō)的，諸如，臺積電16 nm工藝的NvidiaGPU、英特爾14 nm 工藝的i5 CPU 等等，這個(gè)長(cháng)度的含義，具體的定義需要詳細的給出晶體管的結構圖才行。在早期，可以姑且認為是相當于晶體管的尺寸。

為什么這個(gè)尺寸重要呢。因為晶體管的作用，是把電子從一端（S），通過(guò)一段溝道，送到另一端（D），這個(gè)過(guò)程完成了之后，信息的傳遞就完成了。因為電子的速度是有限的，在現代晶體管中，一般都是以飽和速度運行的，所以需要的時(shí)間基本就由這個(gè)溝道的長(cháng)度來(lái)決定。越短，就越快。這個(gè)溝道的長(cháng)度，和前面說(shuō)的晶體管的尺寸，大體上可以認為是一致的。但是二者有區別，溝道長(cháng)度是一個(gè)晶體管物理的概念，而用于技術(shù)節點(diǎn)的那個(gè)尺寸，是制造工藝的概念，二者相關(guān)，但是不相等。

在微米時(shí)代，一般這個(gè)技術(shù)節點(diǎn)的數字越小，晶體管的尺寸也越小，溝道長(cháng)度也就越小。但是在22 nm 節點(diǎn)之后，晶體管的實(shí)際尺寸，或者說(shuō)溝道的實(shí)際長(cháng)度，是長(cháng)于這個(gè)數字的。比方說(shuō)，英特爾的14 nm 的晶體管，溝道長(cháng)度其實(shí)是20 nm 左右。

根據現在的了解，晶體管的縮小過(guò)程中涉及到三個(gè)問(wèn)題，分別是：

第一，為什么要把晶體管的尺寸縮小，以及是按照怎樣的比例縮小的。這個(gè)問(wèn)題就是在問(wèn)，縮小有什么好處。

第二，為什么技術(shù)節點(diǎn)的數字不能等同于晶體管的實(shí)際尺寸?；蛘哒f(shuō)，在晶體管的實(shí)際尺寸并沒(méi)有按比例縮小的情況下，為什么要宣稱(chēng)是新一代的技術(shù)節點(diǎn)。這個(gè)問(wèn)題就是在問(wèn)，縮小有什么技術(shù)困難。

第三，晶體管具體如何縮小。也就是，技術(shù)節點(diǎn)的發(fā)展歷程是怎樣的。在每一代都有怎樣的技術(shù)進(jìn)步。這也是題主所提的真正的問(wèn)題。在這里特指晶體管的設計和材料。

2 工藝節點(diǎn)演變路徑分析

2.1 縮小晶體管的尺寸

第一個(gè)問(wèn)題，因為晶體管尺寸越小，速度就越快。這個(gè)快是可以直接解釋為基于晶體管的集成電路芯片的性能上去的。以微處理器CPU為例，見(jiàn)圖1，來(lái)源是40 Years of Microprocessor Trend Data。

圖1 的信息量很大，這里相關(guān)的是綠色的點(diǎn)，代表CPU的時(shí)鐘頻率，越高當然越快?？梢钥闯鲋钡?/span>2004年左右，CPU的時(shí)鐘頻率基本是指數上升的，背后的主要原因就是晶體管的尺寸縮小。

另外一個(gè)重要的原因是，尺寸縮小之后，集成度（單位面積的晶體管數量）提升，這有多個(gè)好處。一來(lái)可以增加芯片的功能，二來(lái)更重要的是，根據摩爾定律，集成度提升的直接結果是成本的下降。這也是為什么半導體行業(yè)50年來(lái)如一日地追求摩爾定律的原因，因為如果達不到這個(gè)標準，你家的產(chǎn)品成本就會(huì )高于能達到這個(gè)標準的對手，你家就倒閉了。

圖 1 微處理器芯片的發(fā)展趨勢

還有一個(gè)原因是晶體管縮小可以降低單個(gè)晶體管的功耗，因為縮小的規則要求，同時(shí)會(huì )降低整體芯片的供電電壓，進(jìn)而降低功耗。但是有一個(gè)重要的例外，就是從物理原理上說(shuō)，單位面積的功耗并不降低。因此這成為了晶體管縮小的一個(gè)很?chē)乐氐膯?wèn)題，因為理論上的計算是理想情況，實(shí)際上，不僅不降低，反而是隨著(zhù)集成度的提高而提高的。在2000年的時(shí)候，人們已經(jīng)預測，根據摩爾定律的發(fā)展，如果沒(méi)有什么技術(shù)進(jìn)步的話(huà)，晶體管縮小到2010年時(shí)，其功耗密度可以達到火箭發(fā)動(dòng)機的水平，這樣的芯片當然是不可能正常工作的。即使達不到這個(gè)水平，溫度太高也會(huì )影響晶體管的性能。

事實(shí)上，業(yè)界現在也沒(méi)有找到真正徹底解決晶體管功耗問(wèn)題的方案，實(shí)際的做法是一方面降低電壓（功耗與電壓的平方成正比），一方面不再追求時(shí)鐘頻率。因此在圖1中，2005年以后，CPU頻率不再增長(cháng)，性能的提升主要依靠多核架構。這個(gè)被稱(chēng)作“功耗墻”，至今仍然存在，所以你買(mǎi)不到5 GHz 的處理器，4G的都幾乎沒(méi)有。

以上是三個(gè)縮小晶體管的主要誘因?？梢钥闯?，都是重量級的提升性能、功能、降低成本的方法，所以業(yè)界才會(huì )一直堅持到現在。那么是怎樣縮小的呢。物理原理是恒定電場(chǎng)，因為晶體管的物理學(xué)通俗地說(shuō)，是電場(chǎng)決定的，所以只要電場(chǎng)不變，晶體管的模型就不需要改變，這種方式被證明效果最佳，被稱(chēng)為Dennard Scaling，提出者是IBM。

電場(chǎng)等于電壓除以尺寸。既然要縮小尺寸，就要等比降低電壓。如何縮小尺寸。簡(jiǎn)單將面積縮小到原來(lái)的一半。面積等于尺寸的平方，因此尺寸就縮小大約0.7。如果看一下晶體管技術(shù)節點(diǎn)的數字[3]：130 nm、90 nm、65nm、45 nm、32 nm、22 nm、14 nm、10 nm、7 nm（5 nm），會(huì )發(fā)現是一個(gè)大約為0.7 為比的等比數列，就是這個(gè)原因。當然，前面說(shuō)過(guò)，在現在，這只是一個(gè)命名的習慣，跟實(shí)際尺寸已經(jīng)有差距了。

2.2 節點(diǎn)的數字不能等同于晶體管的實(shí)際尺寸

第二個(gè)問(wèn)題，為什么現在的技術(shù)節點(diǎn)不再直接反應晶體管的尺寸呢。原因也很簡(jiǎn)單，因為無(wú)法做到這個(gè)程度的縮小了。有三個(gè)主要的原因。

首先，原子尺度的計量單位是安，為0.1 nm。10nm的溝道長(cháng)度，也就只有不到100個(gè)硅原子而已。晶體管本來(lái)的物理模型這樣的：用量子力學(xué)的能帶論計算電子的分布，但是用經(jīng)典的電流理論計算電子的輸運。電子在分布確定之后，仍然被當作一個(gè)粒子來(lái)對待，而不是考慮它的量子效應。因為尺寸大，所以不需要。但是越小，就越不行了，就需要考慮各種復雜的物理效應，晶體管的電流模型也不再適用。

其次，即使用經(jīng)典的模型，性能上也出了問(wèn)題，這個(gè)叫做短溝道效應，其效果是損害晶體管的性能。短溝道效應其實(shí)很好理解，通俗地講，晶體管是一個(gè)三個(gè)端口的開(kāi)關(guān)。前面已經(jīng)說(shuō)過(guò)，其工作原理是把電子從一端（源端）弄到另一端（漏端），這是通過(guò)溝道進(jìn)行的，另外還有一個(gè)端口（柵端）的作用是，決定這條溝道是打開(kāi)的，還是關(guān)閉的。這些操作都是通過(guò)在端口上加上特定的電壓來(lái)完成的。

晶體管性能依賴(lài)的一點(diǎn)是，必須要打得開(kāi)，也要關(guān)得緊。短溝道器件，打得開(kāi)沒(méi)問(wèn)題，但是關(guān)不緊，原因就是尺寸太小，內部有很多電場(chǎng)上的互相干擾，以前都是可以忽略不計的，現在則會(huì )導致柵端的電場(chǎng)不能夠發(fā)揮全部的作用，因此關(guān)不緊。關(guān)不緊的后果就是有漏電流，簡(jiǎn)單地說(shuō)就是不需要、浪費的電流。這部分電流可不能小看，因為此時(shí)晶體管是在休息，沒(méi)有做任何事情，卻在白白地耗電。目前，集成電路中的這部分漏電流導致的能耗，已經(jīng)占到了總能耗的接近半數，所以也是目前晶體管設計和電路設計的一個(gè)最主要的目標。

最后，集成電路的制造工藝也越來(lái)越難做到那么小的尺寸了。決定制造工藝的最小尺寸的東西，叫做光刻機[5]。它的功能是，把預先印制好的電路設計，像洗照片一樣洗到晶片表面上去，在我看來(lái)就是一種Bug級的存在，因為吞吐率非常地高。否則那么復雜的集成電路，如何才能制造出來(lái)呢。比如英特爾的奔騰4處理器，據說(shuō)需要30多還是40多張不同的設計模板，先后不斷地曝光，才能完成整個(gè)處理器的設計的印制。

但是光刻機，顧名思義，是用光的，當然不是可見(jiàn)光，但總之是光。而稍有常識就會(huì )知道，所有用光的東西，都有一個(gè)本質(zhì)的問(wèn)題，就是衍射。光刻機不例外。因為這個(gè)問(wèn)題的制約，任何一臺光刻機所能刻制的最小尺寸，基本上與它所用的光源的波長(cháng)成正比。波長(cháng)越小，尺寸也就越小，這個(gè)道理是很簡(jiǎn)單的。目前的主流生產(chǎn)工藝采用荷蘭艾斯摩爾生產(chǎn)的步進(jìn)式光刻機，所使用的光源是193 nm 的氟化氬（ArF）分子振蕩器產(chǎn)生的，被用于最精細的尺寸的光刻步驟。

相比之下，目前的最小量產(chǎn)的晶體管尺寸是20nm（14 nm node），已經(jīng)有了10 倍以上的差距。為何沒(méi)有衍射效應呢。答案是業(yè)界十多年來(lái)在光刻技術(shù)上投入了巨資，先后開(kāi)發(fā)了各種魔改級別的技術(shù)，諸如浸入式光刻（把光程放在某種液體里，因為光的折射率更高，而最小尺寸反比于折射率）、相位掩模（通過(guò)180度反向的方式來(lái)讓產(chǎn)生的衍射互相抵消，提高精確度）等等，就這樣一直撐到了現在，支持了60 nm 以來(lái)的所有技術(shù)節點(diǎn)的進(jìn)步。

又為何不用更小波長(cháng)的光源呢。答案是，工藝上暫時(shí)做不到。高端光刻機的光源，是世界級的工業(yè)難題。以上就是目前主流的深紫外曝光技術(shù)（DUV）。業(yè)界普遍認為，7 nm 技術(shù)節點(diǎn)是它的極限了，甚至7 nm 都不一定能夠做到量產(chǎn)。下一代技術(shù)仍然在開(kāi)發(fā)之中，被稱(chēng)為極紫外（EUV），其光源降到了13 nm。但是，因為在這個(gè)波長(cháng)，已經(jīng)沒(méi)有合適的介質(zhì)可以用來(lái)折射光，構成必須的光路了，因此這個(gè)技術(shù)里面的光學(xué)設計，全部是反射，而在如此高的精度下，設計如此復雜的反射光路，本身就是難以想象的技術(shù)難題。

這還不算什么，此問(wèn)題已經(jīng)能被克服了。最難的還是光源，雖然可以產(chǎn)生所需的光線(xiàn)，但是強度遠低于工業(yè)生產(chǎn)的需求，造成EUV光刻機的晶圓產(chǎn)量達不到要求，換言之拿來(lái)用就會(huì )賠本。一臺這種機器，就是上億美元。所以EUV還屬于未來(lái)。由于以上三個(gè)原因，其實(shí)很早開(kāi)始就導致晶體管的尺寸縮小進(jìn)入了深水區，越來(lái)越難。到了22nm之后，芯片已經(jīng)無(wú)法按比例縮小了。因此，就沒(méi)有再追求一定要縮小，反而是采用了更加優(yōu)化的晶體管設計，配合上CPU架構上的多核多線(xiàn)程等一系列技術(shù)，繼續為消費者提供相當于更新?lián)Q代了的產(chǎn)品性能。因為這個(gè)原因，技術(shù)節點(diǎn)的數字仍然在縮小，但是已然不再等同于晶體管的尺寸，而是代表一系列構成這個(gè)技術(shù)節點(diǎn)的指標的技術(shù)和工藝的總和。

2.3 晶體管縮小過(guò)程中面對的問(wèn)題

第三個(gè)問(wèn)題，技術(shù)節點(diǎn)的縮小過(guò)程中，晶體管的設計是怎樣發(fā)展的。首先搞清楚，晶體管設計的思路是什么。主要的無(wú)非兩點(diǎn)：第一提升開(kāi)關(guān)響應度，第二降低漏電流。

圖 2 晶體管漏電流-柵電壓的關(guān)系圖

為了講清楚這個(gè)問(wèn)題，最好的方法是看圖2。晶體管物理特性圖，基本上搞清楚一張就足夠了，就是漏電流-柵電壓的關(guān)系圖，比如下面這種：橫軸代表柵電壓，縱軸代表漏電流，并且縱軸一般是對數坐標。

前面說(shuō)過(guò)，柵電壓控制晶體管的開(kāi)關(guān)?？梢钥闯?，最好的晶體管，是那種能夠在很小的柵電壓變化內，一下子就從完全關(guān)閉（漏電流為0），變成完全打開(kāi)（漏電流達到飽和值），也就是虛線(xiàn)。這個(gè)性質(zhì)有多方面的好處，接下來(lái)再說(shuō)。

顯然這種晶體管不存在于這個(gè)星球上。原因是，在經(jīng)典的晶體管物理理論下，衡量這個(gè)開(kāi)關(guān)響應能力的標準，叫做Subthreshold Swing（SS），有一個(gè)極限值，約為60 mV/dec。英特爾的數據上，最新的14 nm 晶體管，這個(gè)數值大概是70 mV/dec左右。并且，降低這個(gè)值，和降低漏電流、提升工作電流（提高速度）、降低功耗等要求，是等同的，因為這個(gè)值越低，在同樣的電壓下，漏電流就越低。而為了達到同樣的工作電流，需要的電壓就越低，這樣等同于降低了功耗。所以說(shuō)這個(gè)值是晶體管設計里面最重要的指標，不過(guò)分。

圍繞這個(gè)指標，以及背后的晶體管性能設計的幾個(gè)目標，大家都做了哪些事情呢。

先看工業(yè)界，畢竟實(shí)踐是檢驗真理的唯一標準。下面的記憶，和節點(diǎn)的對應不一定完全準確，但具體的描述應該沒(méi)錯：65 nm 引入Ge strained 的溝道。strain原理是通過(guò)在適當的地方摻雜一點(diǎn)點(diǎn)的鍺到硅里面去，鍺和硅的晶格常數不同，因此會(huì )導致硅的晶格形狀改變，而根據能帶論，這個(gè)改變可以在溝道的方向上提高電子的遷移率，而遷移率高，就會(huì )提高晶體管的工作電流。而在實(shí)際中，人們發(fā)現，這種方法對于空穴型溝道的晶體管（pmos），比對電子型溝道的晶體管（nmos），更加有效。

圖 3 基本的晶體管結構

2.4 里程碑的突破，45nm引入高K值的絕緣層

（1）45nm引入了高k值絕緣層/金屬柵極的配置。這個(gè)也是一個(gè)里程碑的成果，曾經(jīng)有一位教授，當年是在英特爾開(kāi)發(fā)了這項技術(shù)的團隊的主要成員之一，因此對這一點(diǎn)提的特別多，耳濡目染就記住了。

這是兩項技術(shù)，但其實(shí)都是為了解決同一個(gè)問(wèn)題：在很小的尺寸下，如何保證柵極有效的工作。前面沒(méi)有細說(shuō)晶體管的結構，見(jiàn)圖3。

圖3 是一個(gè)最基本的晶體管的結構示意圖，現在的晶體管早就不長(cháng)這樣了，但是任何半導體物理都是從這兒開(kāi)始講起的，所以這是“標配版”的晶體管，又被稱(chēng)為體硅（bulk）晶體管。gate就是柵。其中有一個(gè)oxide，絕緣層，前面沒(méi)有提到，但是卻是晶體管所有的構件中，最關(guān)鍵的一個(gè)。它的作用是隔絕柵極和溝道。因為柵極開(kāi)關(guān)溝道，是通過(guò)電場(chǎng)進(jìn)行的，電場(chǎng)的產(chǎn)生又是通過(guò)在柵極上加一定的電壓來(lái)實(shí)現的，但是歐姆定律告訴我們，有電壓就有電流。如果有電流從柵極流進(jìn)了溝道，那么還談什么開(kāi)關(guān)，早就漏了。

所以，需要絕緣層。為什么o x i d e （o rdielectric）而不是insulator。因為最早的絕緣層就是和硅非常自然地共處的二氧化硅，其相對介電常數（衡量絕緣性的，越高，對晶體管性能來(lái)說(shuō)越好）約是3.9。一個(gè)好的絕緣層是晶體管的生命線(xiàn)。但是要說(shuō)明，硅天然就具有這么一個(gè)性能超級好的絕緣層，對于半導體工業(yè)來(lái)說(shuō)，是一件有歷史意義的幸運的事情。有人曾經(jīng)感慨，上帝都在幫助人類(lèi)發(fā)明集成電路，首先給了那么多的沙子（硅晶圓的原料），又給了一個(gè)完美的自然絕緣層。所以至今，硅極其難被取代。一個(gè)重要原因就是，作為制造晶體管的材料，其綜合性能太完美了。

二氧化硅雖好，在尺寸縮小到一定限度時(shí)，也出現了問(wèn)題?？s小尺寸的過(guò)程中，電場(chǎng)強度是保持不變的，在這樣的情況下，從能帶的角度看，因為電子的波動(dòng)性，如果絕緣層很窄很窄的話(huà)，那么有一定的幾率電子會(huì )發(fā)生隧穿效應而越過(guò)絕緣層的能帶勢壘，產(chǎn)生漏電流?？梢韵胂鬄榇┻^(guò)一堵比自己高的墻。這個(gè)電流的大小和絕緣層的厚度，以及絕緣層的“勢壘高度”成負相關(guān)。因此厚度越小，勢壘越低，這個(gè)漏電流越大，對晶體管越不利。

但是在另一方面，晶體管的開(kāi)關(guān)性能、工作電流等等，都需要擁有一個(gè)很大的絕緣層電容。實(shí)際上，如果這個(gè)電容無(wú)限大的話(huà)，會(huì )達到理想化的60mV/dec的SS極限指標。這里說(shuō)的電容都是指單位面積的電容。這個(gè)電容等于介電常數除以絕緣層的厚度。顯然，厚度越小，介電常數越大，對晶體管越有利。

可以看出，已經(jīng)出現了一對設計目標上的矛盾，那就是絕緣層的厚度要不要繼續縮小。實(shí)際上在這個(gè)節點(diǎn)之前，二氧化硅已經(jīng)縮小到了不到2 nm的厚度，也就是十幾個(gè)原子層的厚度，漏電流的問(wèn)題已經(jīng)取代了性能的問(wèn)題，成為頭號大敵。于是聰明絕頂的人類(lèi)，開(kāi)始想辦法。人類(lèi)很貪心的，既不愿意放棄大電容的性能增強，又不愿意冒漏電的風(fēng)險。于是人類(lèi)說(shuō)，如果有一種材料，介電常數很高，同時(shí)能帶勢壘也很高，那么是不是就可以在厚度不縮小的情況下（保護漏電流），繼續提升電容（提高開(kāi)關(guān)性能）。

于是大家就開(kāi)始找，找了許多種奇奇怪怪的材料，終于最后經(jīng)過(guò)驗證，確定使用一種名為HfO2的材料。這個(gè)元素我以前聽(tīng)都沒(méi)有聽(tīng)過(guò)。這個(gè)就叫做high-k，這里的k是相對介電常數（相對于二氧化硅的而言）。當然，這個(gè)工藝的復雜程度，遠遠超過(guò)這里描述的這么簡(jiǎn)單。具備high-k性質(zhì)的材料很多，但是最終被采用的材料，一定要具備許多優(yōu)秀的電學(xué)性質(zhì)。

因為二氧化硅真的是一項非常完美的晶體管絕緣層材料，而且制造工藝流程和集成電路的其它制造步驟可以方便地整合，所以找到這樣一項各方面都符合半導體工藝制造的要求的高性能絕緣層材料，是一件了不起的工程成就。

圖 4 三柵極晶體管結構

至于金屬柵，是與high-k 配套的一項技術(shù)。在晶體管的最早期，柵極是用鋁制作，后來(lái)經(jīng)過(guò)發(fā)展，改用重摻雜多晶硅制作，因為工藝簡(jiǎn)單，性能好。到了high-k這里，大家發(fā)現，high-k材料有兩個(gè)副作用，一是會(huì )莫名其妙地降低工作電流，二是會(huì )改變晶體管的閾值電壓。閾值電壓就是把晶體管的溝道打開(kāi)所需要的最小電壓值，這個(gè)值是非常重要的晶體管參數。

這個(gè)原理不細說(shuō)了，主要原因是，high-k 材料會(huì )降低溝內的道載流子遷移率，并且影響在界面上的費米能級的位置。載流子遷移率越低，工作電流就越低，而所謂的費米能級，是從能帶論的圖像上來(lái)解釋半導體電子分布的一種分析方法，簡(jiǎn)單地說(shuō)，它的位置會(huì )影響晶體管的閾值電壓。這兩個(gè)問(wèn)題的產(chǎn)生，都和high-k材料內部的偶極子分布有關(guān)。偶極子是一端正電荷一端負電荷的一對電荷系統，可以隨著(zhù)外加電場(chǎng)的方向而改變自己的分布，high-k材料的介電常數之所以高的原因，就跟內部的偶極子有很大關(guān)系。所以這是一把雙刃劍。

于是人類(lèi)又想，就想到了用金屬做柵極，因為金屬有一個(gè)效應叫做鏡像電荷，可以中和掉high-k材料的絕緣層里的偶極子對溝道和費米能級的影響。這樣一來(lái)就兩全其美。至于這種或這幾種金屬究竟是什么，除了掌握技術(shù)的那幾家企業(yè)之外，外界沒(méi)有人知道，是商業(yè)機密。于是摩爾定律再次勝利。

（2 ）3 2 n m 第二代的high-k絕緣層/金屬柵工藝。因為45 nm 英特爾取得了巨大的成功（在很多晶體管、微處理器的發(fā)展圖上，45 nm 這一代的晶體管，會(huì )在功耗、性能等方面突然出現一個(gè)較大的進(jìn)步標志），32 nm 時(shí)候繼續在基礎上改換更好的材料，繼續了縮小尺寸的老路。當然，前代的Ge strain 工藝也是繼續使用的。

（3）22 nm FinFET（英特爾成為Tri-gate）三柵極晶體管。

這一代的晶體管，在架構上進(jìn)行了一次變革。變革的最早設計可以追溯到伯克利的胡正明教授2000年左右提出的三柵極和環(huán)柵晶體管物理模型，后來(lái)被英特爾變?yōu)榱爽F實(shí)。

圖4 是FinFET一般模型。它的實(shí)質(zhì)上是增加了一個(gè)柵極。直觀(guān)地說(shuō)，如果看回前面的那張“標配版”的晶體管結構圖的話(huà)，在尺寸很短的晶體管里面，因為短溝道效應，漏電流是比較嚴重的。而大部分的漏電流，是通過(guò)溝道下方的那片區域流通的。溝道在圖上并沒(méi)有標出來(lái)，是位于氧化絕緣層以下、硅晶圓表面的非常非常?。?/span>1～2 nm）的一個(gè)窄窄的薄層。溝道下方的區域被稱(chēng)為耗盡層，就是大部分的淺色區域。

圖 5 SOI（絕緣層上硅）晶體管結構

圖 6 FinFET晶體管結構

2.5 聰明的IBM，天才的英特爾。

于是有人就開(kāi)始想啊，既然電子是在溝道中運動(dòng)，那么我為何非要在溝道下面留有這么一大片耗盡層呢。當然這是有原因的，因為物理模型需要這片區域來(lái)平衡電荷。但是在短溝道器件里面，沒(méi)有必要非要把耗盡層和溝道放在一起，等著(zhù)漏電流白白地流過(guò)去。于是有人（IBM）開(kāi)了一個(gè)腦洞：把這部分硅直接拿掉，換成絕緣層，絕緣層下面才是剩下的硅，這樣溝道就和耗盡層分開(kāi)了，因為電子來(lái)源于兩極，但是兩極和耗盡層之間，被絕緣層隔開(kāi)了，這樣除了溝道之外，就不會(huì )漏電了。比如圖5這樣。這個(gè)叫做SOI（絕緣層上硅）[10]，雖然沒(méi)有成為主流，但是因為有其優(yōu)勢，所以現在還有制造廠(chǎng)在搞。

有人（英特爾）又想了，既然都是拿掉耗盡層的硅，插入一層氧化層，那么為什么非要放上一堆沒(méi)用的硅在下面，直接在氧化層底下，再弄一個(gè)柵極，兩邊夾著(zhù)溝道，豈不是更好?？纯?/span>IBM，是否有雄心。但是英特爾還覺(jué)得不夠，又想，既然如此，有什么必要非得把氧化層埋在硅里面。把硅弄出來(lái)，周?chē)袢髦我粯拥乇话辖^緣層，外面再放上柵極，豈不是更加優(yōu)化。于是就有了FinFET，圖6這種。FinFET勝出在于，不僅大大降低了漏電流，而且因為有多一個(gè)柵極，這兩個(gè)柵極一般都是連在一起的，因此等于大大地增加了前面說(shuō)過(guò)的那個(gè)絕緣層電容，也就是大大地提升了晶體管的開(kāi)關(guān)性能。所以又是一次革命式的進(jìn)步。

圖 7 14 nmFinFET結構

這個(gè)設計其實(shí)不難想到，難的是，能夠做到。為什么呢。因為豎起來(lái)的那一部分硅，也就是用作溝道的硅，太薄了，只有不到10 nm，不僅遠小于晶體管的最小尺寸，也遠小于最精密的光刻機所能刻制的最小尺寸。于是如何把這個(gè)Fin 給弄出來(lái)，還得弄好，成了真正的難題。

英特爾的做法是很聰明的，解釋起來(lái)需要很多張工藝流程圖。但是基本原理是，這部分硅不是光刻出來(lái)的，而是長(cháng)出來(lái)的。它先用普通精度的光刻刻出一堆架子，然后再沉淀一層硅，在架子的邊緣就會(huì )長(cháng)出一層很薄的硅，然后再用選擇性的刻蝕把多余的材料弄走，剩下的就是這些立著(zhù)的、超薄的硅Fin了。當時(shí)說(shuō)出這套方法的時(shí)候，徹底絕了。14 nm 繼續FinFET。接著(zhù)是英特爾的14 nm 晶體管的SEM橫截面圖，大家感受一下，Fin的寬度只有平均9 nm。當然了，在所有的后代的技術(shù)節點(diǎn)中，前代的技術(shù)也是繼續整合采用的。所以現在，在業(yè)界和研究中，一般聽(tīng)到的晶體管，都被稱(chēng)作high-k / metalgate Ge-strained 14 nm FinFET（圖7），整合了多年的技術(shù)精華。

2.6 為摩爾定律的延續而奮斗

而在學(xué)術(shù)界，近些年陸續搞出了各種異想天開(kāi)的新設計，比如隧穿晶體管、負電容效應晶體管、碳納米管等等。所有這些設計，基本是四個(gè)方向，材料、機理、工藝、結構。而所有的設計方案，其實(shí)可以用一條簡(jiǎn)單的思路概括，就是前面提到的那個(gè)SS值的決定公式，里面有兩項相乘組成：

（For this expression. The first term could be seen as electrostatics, the second term could be seen

as transport. This is not a very physically strict way todescribe, but it provides a convenient picture of variousways to improve transistor properties.）

因此，改進(jìn)要么是改善晶體管的靜電物理（electrostatics），這是其中一項，要么改善溝道的輸運性質(zhì)（transport），這是另一項。而晶體管設計里面，除了考慮開(kāi)關(guān)性能之外，還需要考慮另一個(gè)性能，就是飽和電流問(wèn)題。很多人對這個(gè)問(wèn)題有誤解，以為飽不飽和不重要，其實(shí)電流能飽和才是晶體管能夠有效工作的根本原因，因為不飽和的話(huà)，晶體管就不能保持信號的傳遞，因此無(wú)法攜帶負載，換言之只中看，不中用，放到電路里面去，根本不能正常工作的。

舉個(gè)例子，有段時(shí)間石墨烯晶體管很火，石墨烯作溝道的思路是第二項，就是輸運，因為石墨烯的電子遷移率遠遠地完爆硅。但直到目前，石墨烯晶體管還沒(méi)有太多的進(jìn)展，因為石墨烯有個(gè)硬傷，就是不能飽和電流。但是，去年貌似聽(tīng)說(shuō)有人能做到調控石墨烯的能帶間隙打開(kāi)到關(guān)閉，石墨烯不再僅僅是零帶隙，想來(lái)這或許會(huì )在晶體管材料方面產(chǎn)生積極的影響。

在2016 年的IEDM會(huì )議上，臺積電已經(jīng)領(lǐng)先英特爾，發(fā)布了7 nm 技術(shù)節點(diǎn)的晶體管樣品，而英特爾已經(jīng)推遲了10 nm 的發(fā)布。當然，兩者的技術(shù)節點(diǎn)的標準不一樣，臺積電的7 nm 其實(shí)相當于英特爾的10 nm，但是臺積電率先拿出了成品。三星貌似也在會(huì )上發(fā)表了自己的7 nm 產(chǎn)品?？梢钥闯?，摩爾定律確實(shí)放緩了。22 nm 是在2010 年左右出來(lái)的，到了2017年現在，技術(shù)節點(diǎn)并沒(méi)有進(jìn)步到10 nm 以下。

而且2016 年，ITRS已經(jīng)宣布不再制定新的技術(shù)路線(xiàn)圖，換言之，權威的國際半導體機構已經(jīng)不認為，摩爾定律的縮小可以繼續下去了。這就是技術(shù)節點(diǎn)的主要現狀。

3 結語(yǔ)

技術(shù)節點(diǎn)不能進(jìn)步，是不是一定就是壞事。其實(shí)不一定。28 nm 這個(gè)節點(diǎn)，其實(shí)不屬于前面提到的標準的dennard scaling 的一部分，但是這個(gè)技術(shù)節點(diǎn)，直到現在，仍然在半導體制造業(yè)界占據了很大的一塊市場(chǎng)份額。臺積電、中芯國際等這樣的大代工廠(chǎng)，都是在28 nm 上玩得很轉的。為何，因為這個(gè)節點(diǎn)被證明是一個(gè)在成本、性能、需求等多方面達到了比較優(yōu)化的組合的一個(gè)節點(diǎn)，很多芯片產(chǎn)品，并不需要使用過(guò)于昂貴的FinFET技術(shù)，28 nm能夠滿(mǎn)足自己的需求。

但是有一些產(chǎn)品，比如主流的CPU、GPU、FPGA、memory等，其性能的提升有相當一部分是來(lái)自于芯片制造工藝的進(jìn)步。所以再往后如何繼續提升這些產(chǎn)品的性能，是很多人心中的問(wèn)號，也是新的機會(huì )。

來(lái)源：半導體封裝工程師之家