如何應對芯片物理冗余持續縮??？

更小的工藝節點(diǎn)，加上不斷尋求在設計中添加更多功能，迫使芯片制造商和系統公司不得不考慮選擇哪些設計和制造才可以在不斷縮小的冗余中爭取更多的空間。

在過(guò)去，晶圓制造廠(chǎng)和芯片設計團隊之間的差距很大，前者實(shí)施了高度限制性的設計規則（RDR）來(lái)補償新工藝技術(shù)的不確定性，后者在設計中內置了額外的電路以確?？煽啃?。RDR為晶圓廠(chǎng)的各種工藝增加了冗余，使晶圓廠(chǎng)能夠緩沖從畸形特征到工藝變化的一切——新工藝的問(wèn)題總是比成熟工藝更大。對于設計團隊來(lái)說(shuō)，額外的電路提供了一個(gè)故障轉移，以防在終端產(chǎn)品上出現問(wèn)題。

但從FinFET節點(diǎn)開(kāi)始，僅僅在設計中增加冗余已不再是一種選擇。晶體管密度的增加和導線(xiàn)的變細，達到了總系統余量（晶圓廠(chǎng)和設計團隊共同構建芯片的總和）開(kāi)始影響性能和功率的程度。簡(jiǎn)單地說(shuō)，通過(guò)更細的導線(xiàn)和額外的電路將信號驅動(dòng)更長(cháng)距離需要更多的能量，這可能會(huì )降低性能，并帶來(lái)成本的提升。

因此，晶圓廠(chǎng)開(kāi)始與EDA公司更緊密地合作，通過(guò)更好的工具來(lái)減少“防護帶”，越來(lái)越多地通過(guò)應用AI/ML和更詳細的模擬，以及將這些工具與新的工藝技術(shù)更緊密地集成。這帶來(lái)的結果是，不同的團體爭取任何可用的冗余，貫穿整個(gè)設計制造流程。

但是傳統的冗余設計可以對沖異質(zhì)集成中的不確定性，也可以緩沖各種類(lèi)型的噪聲和晶體管密度增加帶來(lái)的物理影響。它還改變了測試、計量和檢查的插入點(diǎn)，特別是安全和任務(wù)關(guān)鍵型設計，并將測試擴展到制造之外的領(lǐng)域，當數據路徑因老化或潛在缺陷而退化時(shí)，可以使用冗余部分重新路由信號。

在某些情況下，這也促使芯片制造商在硅中得到充分證明的技術(shù)，或者由于其固有的冗余而更具彈性的技術(shù)，與最新、最先進(jìn)的技術(shù)之間做出選擇。

PDF Solutions總裁兼首席執行官John Kibarian表示：“人們正在尋找能夠容忍可變性的設計，以使自己免受冗余問(wèn)題的影響”。“某些架構有助于實(shí)現這一點(diǎn)。因此，任何類(lèi)似陣列或本質(zhì)上平行的元件——比特幣挖礦芯片、GPU、TensorFlow芯片或任何其他IPU（智能處理單元）——相對于CPU或單個(gè)處理元件，都往往具有可變性。這些已經(jīng)占據了大部分工作負載，工作負載現在正在轉移到本質(zhì)上更具可變性的事情上。這將使您與晶圓廠(chǎng)的可變性隔絕開(kāi)來(lái)。但是，變化性最低的晶圓廠(chǎng)仍然積累了最大的市場(chǎng)份額，因為你仍然可以使用變化較小的技術(shù)，從而生產(chǎn)出變化較小的產(chǎn)品，并且你會(huì )為此獲得報酬。”

如果只能獲得更少的冗余，也會(huì )迫使相關(guān)廠(chǎng)商重視改進(jìn)現有的制造工藝，其中一項關(guān)鍵工作是將一個(gè)或多個(gè)步驟的數據與晶圓廠(chǎng)的其他步驟集成在一起。

Tignis總裁兼首席執行官Jon Herlocker表示：“數據集成是其中的關(guān)鍵部分?！?span style="box-sizing: border-box !important; margin: 0px; padding: 0px; border: 0px; outline: 0px; max-width: 100%; font-size: var(--articleFontsize); letter-spacing: 0.034em; overflow-wrap: break-word !important;">“晶圓廠(chǎng)內部有很多數據庫，尤其是在前端和后端之間，因為很多可靠性和測試都發(fā)生在后端，而且很多時(shí)候后端數據庫沒(méi)有連接到前端數據庫。我們在數據庫方面看到的另一個(gè)有趣的問(wèn)題是，先進(jìn)封裝正在成為一件大事。通常與前端相比，后端封裝方面的基礎設施技術(shù)含量較低，但現在事情似乎發(fā)生了改變，先進(jìn)封裝的基礎設施技術(shù)含量越來(lái)越高。因此，現在我們需要問(wèn)自己，‘我們是否將后端技術(shù)升級到可以處理我們現在的復雜性的程度？’”

芯片設計和制造中的每一個(gè)過(guò)程都需要收緊，以彌補利潤率的下降。這包括制造和測試、計量和檢驗方面的關(guān)鍵領(lǐng)域。

Onto Innovation光刻產(chǎn)品營(yíng)銷(xiāo)總監Keith Best表示：“如果你看看鍍銅層壓板，這是目前先進(jìn)封裝扇出的最新技術(shù)，你可能會(huì )看到有多達20層RDL?！薄澳惚仨毚_保這些登記是準確的。當然，人們總是試圖獲得更好的（計量和檢查）分辨率性能。隨著(zhù)分辨率越來(lái)越高，覆蓋層也越來(lái)越緊，然后你會(huì )擔心基底是否穩定。對于覆銅層壓板，當你固化這些層時(shí)，你可以改變基底的形狀。隨著(zhù)它在許多層面上的變化，開(kāi)孔變得越來(lái)越難滿(mǎn)足，你最終會(huì )損失收益?！?span style="box-sizing: border-box !important; margin: 0px; padding: 0px; border: 0px; outline: 0px; max-width: 100%; font-size: var(--articleFontsize); letter-spacing: 0.034em; overflow-wrap: break-word !important;">

這為制造中使用的新材料創(chuàng )造了機會(huì )，包括玻璃、永久粘合材料等。但由于在理解材料與其他工藝結合時(shí)的確切表現方面存在差距，因此也需要一定的余地。

Brewer Science公司首席技術(shù)官Rama Puligadda表示：“我們需要幫助的是弄清楚我們的材料在客戶(hù)流程中的具體表現?！薄叭绻覀兡軌蛄私饧庸l件，我們就可以模擬材料在這些過(guò)程中的行為或性能。這將有助于我們預測故障并縮短反饋循環(huán)?！?/p>

更糟糕的是，今天使用的材料——就像許多制造工藝一樣——與五年前大不相同。

Puligadda說(shuō)：“如今用于封裝的材料在性能、穩定性、質(zhì)量、環(huán)境兼容性和清潔度方面都要達到更高的標準?！薄敖窈?，將需要無(wú)PFAS和PFOS的材料，并需要更高水平的清潔度來(lái)支持混合粘合等工藝。封裝材料將向前端質(zhì)量要求轉變?！?/p>

更好的設計工具，但數據更加孤立

在設計方面，分配余量一直是一個(gè)挑戰，但在針對特定領(lǐng)域的異構設計中，這變得越來(lái)越困難。這種異質(zhì)性使芯片制造商能夠嘗試不同的選擇，并出于競爭原因實(shí)現工程變更訂單。但現在冗余度太低，需要做更多的前期工作，這就是為什么設計技術(shù)協(xié)同優(yōu)化和系統技術(shù)協(xié)同優(yōu)化近年來(lái)受到如此多的關(guān)注。決策需要在這個(gè)過(guò)程的早期做出，因為物理冗余正在影響從隨機到原子層過(guò)程的一切。

多家公司董事會(huì )成員、Arm前首席執行官Simon Segars表示：“長(cháng)期以來(lái)，冗余度一直在上升?！薄皺C器學(xué)習（ML）在設計中的一些應用是一個(gè)機會(huì )，可以跨越更大的邊界進(jìn)行優(yōu)化，擠出一些冗余度，并以稍微不同的方式理解失效機制?！?/p>

這就造成了一個(gè)爭論點(diǎn)，因為雖然設計團隊總是希望獲得更多的冗余，但也會(huì )受到物理方面的懲罰。至少在設計的前沿，冗余越少就意味著(zhù)性能和功耗越好，但這也需要重新思考各種流程和方法。邊際需要在整個(gè)系統的背景下考慮，而不僅僅是單個(gè)區塊或過(guò)程。

Movellus總裁兼首席執行官Mo Faisal表示：“每個(gè)人都想降低冗余?！??！爱斈憧?00瓦及以上的處理器時(shí)，你真的找不到一個(gè)包。也許你只需要把它減少幾瓦，它就從不可能變成可能。實(shí)現這一點(diǎn)的方法是減少冗余度?！以谀睦锎嬖诔~冗余度，因為每一塊超額冗余度都會(huì )增加Vmin，這會(huì )降低電壓——功率V2。所以這一切都會(huì )反饋回來(lái)?！盫與時(shí)間有關(guān)，因此需要擠出每一點(diǎn)可能的冗余，這一切都取決于時(shí)間。但它需要一個(gè)系統視圖，而不是只看一個(gè)區塊?！?/p>

3D IC的挑戰變得更加復雜。Synopsys數字設計營(yíng)銷(xiāo)高級總監Shekhar Kapoor表示：“這就是可怕的部分，也是人們猶豫不決的原因?！??！胺椒ê凸ぞ叨荚谀抢?，我們今天實(shí)際上可以幫助你對設計進(jìn)行分區。我們可以純粹從連接的角度告訴你什么是最好的分區。你可以把所有宏放在一個(gè)模具里，你可以在這里有邏輯，然后你可以在那里有內存，你很可能會(huì )達到你的高性能目標。但這是最優(yōu)化的方法嗎？哈你看過(guò)照片里的其他東西了嗎？你對它的熱部分做了什么？你有一個(gè)熱裕度和一個(gè)功率裕度，你必須把它們加在一起。但我們過(guò)去有20個(gè)不同的角落?，F在，對于一個(gè)典型的單片設計，我們有大約200個(gè)計時(shí)角。所以，對于名義上的最壞情況，你必須考慮所有這些組合，所有這些都有一個(gè)巨大的乘法因子。這只是為了把握時(shí)機。你也有熱問(wèn)題，老化，電力。你如何延長(cháng)你的時(shí)間簽準，不僅僅是點(diǎn)對點(diǎn)，從一個(gè)觸發(fā)器到另一個(gè)觸發(fā)器，還要考慮到功率和熱的影響。如果你能做到這一點(diǎn)，那么至少你在一個(gè)地方處理冗余?！?/p>

Segars同意了?！澳憧赡軙?huì )擔心設計中‘這個(gè)塊’或‘這片IP’的裕度。在不同的基板上堆疊模具或多個(gè)模具，特別是如果它們來(lái)自不同的鑄造廠(chǎng)，每個(gè)人都會(huì )在安全范圍內制造。但如果你一直這樣做，最終你就根本沒(méi)有性能了。這可能會(huì )導致不同的制造方式ing塊?！?/p>

這也增加了對電力完整性分析的需求，而這在十年前通常被認為是不重要的。Ansys營(yíng)銷(xiāo)總監Marc Swinnen表示：“現在它是一個(gè)第一級的簽準工具，因為電壓冗余率變得如此之低?！??！敖档凸β实淖詈梅椒ㄊ墙档碗妷?，因此有超低電壓過(guò)程。但這意味著(zhù)你會(huì )有電壓下降沒(méi)有余量的副作用。你把電壓降得太低了，你真的無(wú)法承受任何損失，所以它們對電壓下降變得非常、非常敏感，EM/IR成為第一級的簽字工具。如果你增加電壓下降金，你的最大頻率下降了，因為現在你必須設計一個(gè)更低的電壓。所以，你不僅沒(méi)有太多的冗余，而且你創(chuàng )造的任何冗余都會(huì )直接影響你的業(yè)績(jì)底線(xiàn)。這意味著(zhù)，除非萬(wàn)不得已，否則你真的不想把這個(gè)幅度放在那里。盡管如此，人們一直看到芯片的Fmax比最初模擬的要低10%左右，而且他們無(wú)法獲得應有的頻率。最常見(jiàn)的原因是動(dòng)態(tài)電壓下降。電壓降分析中存在漏洞，他們沒(méi)有發(fā)現在實(shí)際芯片中會(huì )導致影響時(shí)序的局部電壓降。他們看到頻率神秘地下降了10%，這是由于他們沒(méi)有預料到的電壓下降情況，可能是由于動(dòng)態(tài)電壓下降，而動(dòng)態(tài)電壓下降已經(jīng)完全超過(guò)了傳統的靜態(tài)固有電壓下降。挑戰在于確定哪些開(kāi)關(guān)組合是現實(shí)的，哪些開(kāi)關(guān)組合會(huì )導致最差的電壓降，以及如何緩解這些問(wèn)題，如何修復這些問(wèn)題。但在整個(gè)芯片上覆蓋冗余以抵消這一點(diǎn)的想法是不可行的。這已經(jīng)成為一個(gè)非常困難的問(wèn)題，你需要更聰明的技術(shù)來(lái)識別現實(shí)的切換?！?/p>

此外，基于防護帶不再是一種選擇的事實(shí)，冗余度可能決定哪種工藝——或者在先進(jìn)封裝的情況下，哪種工藝最適合特定的設計。Movellus的費薩爾說(shuō)：“先進(jìn)的節點(diǎn)還不成熟?！??！坝懈嗟淖兓?，電線(xiàn)中有更多的電阻，你可以通過(guò)提高電壓來(lái)支付。柵極的電壓可以降到0.6伏，但即使是3納米，你也必須保持在0.75伏左右。這一切都是有余量的?！?/p>

結論

如何分配冗余以及分配給哪些群體正在成為一個(gè)重大挑戰。它不再局限于一個(gè)流程或流程的一部分。相反，冗余需要在一個(gè)系統的背景下考慮，有時(shí)甚至是一個(gè)系統的系統，并且需要將其視為跨越多個(gè)組的總數。

目標是提高可靠性，冗余會(huì )影響處理元件、存儲器、芯片架構的選擇，并最終影響信號的完整性和系統的彈性。它是每個(gè)設備的核心，盡管它對于設計到制造鏈的不同部分并不總是顯而易見(jiàn)。如今的芯片行業(yè)正在努力應對冗余持續減少的影響，以及如何彌補寶貴捷徑的損失。

編譯：芯智訊-浪客劍