如何從零開(kāi)始設計一顆芯片？

在各方助力下，集成電路成了時(shí)代熱點(diǎn)，有大量文章在寫(xiě)芯片設計之復雜之困難，老驢打算從EDA 使用角度捋一遍芯片設計流程。在老驢畫(huà)出第一副圖之后，發(fā)現熟知的只有數字電路部分的一小段，對系統、軟件及上層應用完全無(wú)知，只能歸類(lèi)為Others。

于消費者而言，一個(gè)可以使用的系統，有數字集成電路部分、模擬集成電路部分、系統軟件及上層應用部分。關(guān)于各個(gè)部分的功能，借用IC 咖啡胡總的精品圖可以一目了然。外部世界是一個(gè)模擬世界，故所有需要與外部世界接口的部分都需要模擬集成電路，模擬集成電路將采集到的外部信息轉化成0/1 交給數字集成電路運算處理，再將數字集成電路運算處理完的信號轉化成模擬信號輸出;而這一切的運算過(guò)程都是在系統軟件的號令跟監控下完成的，故曰：芯片是骨架，系統軟件是靈魂。

數字集成電路設計實(shí)現流程是個(gè)相當漫長(cháng)的過(guò)程，拿手機基帶芯片為例，對于3G, 4G, 5G, 工程師最初見(jiàn)到的是無(wú)數頁(yè)的協(xié)議文檔。架構師要根據協(xié)議來(lái)確定：協(xié)議的哪些部分可以用軟件實(shí)現，哪些部分需要用硬件實(shí)現;算法工程師要深入研讀協(xié)議的每一部分，并選定實(shí)現所用算法;芯片設計工程師，需要將算法工程師選定的算法，描述成RTL; 芯片驗證工程師，需要根據算法工程師選定的算法設計測試向量，對RTL 做功能、效能驗證;數字實(shí)現工程師，需要根據算法工程師和設計工程師設定的目標PPA 將RTL 揉搓成GDS; 芯片生產(chǎn)由于太過(guò)復雜，完全交由代工廠(chǎng)完成，封裝亦是;對于測試，大部分公司都是租借第三方測試基臺由自己的測試工程師完成，只有少部分土豪公司才會(huì )有自己的測試基臺。

一顆芯片，性能的60% 取決于架構師，在國內好的架構師不超過(guò)三位數，極好的架構師不超過(guò)兩位數，架構師是芯片靈魂的締造者，是食物鏈的最頂端，是牛逼閃閃的存在，就驢淺顯認知，除了office 似乎沒(méi)有EDA 工具用于架構設計;架構敲定了之后，大量的算法工程師跟上，對于協(xié)議規定的每個(gè)點(diǎn)，都要選擇適當的算法，用C/C++ 做精確模擬仿真，要確保功能、精度、效率、吞吐量等指標，Matlab 跟GCC 應該是他們使用最多的工具。

設計工程師根據算法工程師經(jīng)過(guò)反復模擬仿真選擇的算法，將抽象描述或定點(diǎn)C 轉換成RTL, 在設計過(guò)程中需要反復仿真、綜合，以確定設計功能的正確性，跟設計能達到的PPA. 除了RTL, 設計工程師還需要根據設計目標編寫(xiě)SDC 和power intent, 并做對應的質(zhì)量檢查。設計工程師需要使用大量EDA 工具：

• 編輯器：VIM, emac;

• Lint : RTL 質(zhì)量檢查，Spyglass, Jasper;

• CDC: SDC 質(zhì)量檢查，Spyglass, Conformal, GCA;

• CPF/1801: power intent 質(zhì)量檢查，CLP;

• Power: RTL 級功耗分析，Joules, PA;

• 仿真器：C, S, M 三家都有各自的仿真工具;

• 綜合：Genus, DC;

老驢以為，從集成開(kāi)始，由腦力勞作進(jìn)入體力勞作，對比蓋房子，就是從設計師到泥瓦工。集成工程師，要把芯片所用的所有模塊相互連接起來(lái)，指導思想是架構工程師確定的，各個(gè)IP 如何連接是各IP 的owner 確定的，集成工程師只要保證不多連、不少連、不亂連即可，據說(shuō)當前也沒(méi)有什么有效的集成工具，常用到的是emac。

驗證

接著(zhù)捋，實(shí)際項目中驗證跟綜合從RTL coding 開(kāi)始就會(huì )交叉進(jìn)行，反復迭代。

驗證在數字芯片設計中占很大比例，近些年在設計復雜度的推動(dòng)下驗證方法學(xué)跟驗證手段在不斷更新，從OVM 到UVM, 從Dynamic verification 到Static verification, 從FPGA 到Emulator, 所有革新目的可概括為：快速、完備、易調試。驗證涉及到許多方面，驗證工程師一方面要對相關(guān)協(xié)議算法有足夠了解，根據架構、算法工程師設定的目標設計仿真向量;另一方面要對設計本身足夠了解，以提高驗證效率，縮短驗證時(shí)間。驗證工程師需要掌握許多技術(shù)，需要使用許多工具。

• 語(yǔ)言：各種腳本語(yǔ)言之外，C/C++, SystemVerilog, Verilog;

• 協(xié)議：各種接口協(xié)議，各種通信協(xié)議，各種總線(xiàn)協(xié)議;

• 工具：動(dòng)態(tài)仿真工具，靜態(tài)仿真工具，FPGA, Emulator;

數字驗證領(lǐng)域，依舊是C, S, M 三家幾乎全霸，老驢已不做驗證多年，對S, M 兩家驗證相關(guān)工具除了VCS, Verdi, Modelsim 其他幾乎無(wú)知，此處拿C 家驗證全套為例。

• Static Verification: Jasper Gold 是C 家新近推出的靜態(tài)驗證工具，驢所理解的靜態(tài)驗證是基于斷言的驗證方法學(xué)，所謂靜態(tài)即不需要輸入測試激勵，驗證過(guò)程是純數學(xué)行為。

• Dynamic Verification: Xcelium 是C 家的動(dòng)態(tài)驗證工具，驢所理解的動(dòng)態(tài)驗證是基于UVM 的驗證方法學(xué)，通過(guò)輸入測試激勵，監控仿真結果，分析覆蓋率完成功能驗證。

• Emulator: 硬件仿真加速器，粗暴理解：有debug 功能的集成了豐富接口的巨型可編程陣列;特點(diǎn)：超高速驗證、支持系統軟件調試。帕拉丁是C 家在驗證領(lǐng)域的明星產(chǎn)品，是行業(yè)翹楚，據說(shuō)常有欽差蒞臨硅廠(chǎng)在帕拉丁前駐足良久，賞其外形之美，贊其功能之強。

• Verification IP: 驗證需要各種驗證模型，各種IP, 各種總線(xiàn)，各種高速接口。

FPGA 的一大應用是驗證，故提一嘴。在世上曾經(jīng)有兩家牛逼閃閃的FPGA 公司，一家是Altera 另一家是Xilinx, 后來(lái)Altera 像Mentor 一樣找了個(gè)大爺把自己賣(mài)了。FPGA 內除了可編程邏輯之外，通常還會(huì )集成各種IP, 如CPU, DSP, DDR controller 等。每家FPGA 都有各種配置，根據集成的IP, 可編程邏輯的規模，可達到的速度，價(jià)格相差極大。相對于A(yíng)SIC, FPGA 也有一套對應的EDA 工具，用于綜合、布局布線(xiàn)、燒錄、調試。如：Synplify, Quartus。

國內現狀：Static Verification, Dynamic Verification, Emulator 幾乎空白;國內有一些FPGA 公司，在中低端領(lǐng)域已經(jīng)做得非常不錯，但是高端領(lǐng)域幾乎空白。任重而道遠，不矯飾，腳踏實(shí)地干!

實(shí)現

接著(zhù)上面說(shuō)的我們繼續捋數字芯片設計實(shí)現流程，今天進(jìn)入實(shí)現階段，對于這一段驢只熟悉其中的綜合、形式驗證、低功耗驗證、RTL 功耗分析、STA, 其他部分都是一知半解，故無(wú)深究，只捋流程。

整個(gè)實(shí)現階段，可以概括成玩EDA 工具及基于EDA 工具的方法學(xué)，EDA 工具無(wú)疑是實(shí)現階段的主導，一顆芯片做得好不好，在實(shí)現階段之前基本取決于工程師的能力強不強，而在實(shí)現階段之后基本取決于EDA 工具玩得好不好。整個(gè)設計實(shí)現流程，涉及到許多工具，此處列出四家主要參與者，空白部分不代表沒(méi)有，只代表驢不知。

數字電路實(shí)現流程，從大方向上可以分成兩部分：優(yōu)化跟驗證。優(yōu)化，會(huì )更改邏輯描述方式，會(huì )更改邏輯結構，會(huì )插入新邏輯，這所有的動(dòng)作都存在引入錯誤的風(fēng)險，故需要驗證工具予以監控;驗證，要確保邏輯優(yōu)化過(guò)程不改變邏輯功能，要確保時(shí)序滿(mǎn)足既定目標需求，要確保無(wú)物理規則違規，要確保信號完整性，這所有的驗證都有一套對應的通過(guò)規則，但凡有某一項不達標，就不能拿去生產(chǎn)制造。

高級綜合：所謂的高級綜合就是將C/ C++/ System C描述的設計意圖，“翻譯”成用Verilog/ System Verilog 描述的RTL, 多應用于運算邏輯主導的設計，除了三巨頭，市面上有許多小公司在這一個(gè)點(diǎn)上也做得不錯。

綜合：在實(shí)現流程中，就背后算法而言，綜合一定是最難最復雜的。綜合首先將Verilog/ System Verilog/ VHDL 描述的邏輯轉化成由Gtech 描述的邏輯，再對Gtech 邏輯做優(yōu)化，優(yōu)化后再將Gtech 描述映射到對應工藝庫。其中優(yōu)化過(guò)程涉及到多個(gè)方面，近年來(lái)EDA 工具的發(fā)展方向基本可以概括為：容量，速度，相關(guān)性。容量：指可處理的設計規模;速度：指EDA 工具的優(yōu)化速度;相關(guān)性：指跟布局布線(xiàn)之間的相關(guān)性。主流工具：Genus, Design Compiler. 在這一點(diǎn)上，幾乎再難有后起之秀，除非有朝一日，整個(gè)數字電路的設計方法學(xué)發(fā)生顛覆性的革新。

DFT: 插入壓縮解壓縮邏輯，插入scan chain, 插入Mbist, 插入Lbist, 插入Boundary Scan, 插入OCC, 插入Test Point, 生成ATPG pattern, 故障診斷，DFT 工程師像老中醫插入、觀(guān)察、診斷。當今市面上DFT 工程師緊缺，貴!主流工具：Tessenst, Modus, TetraMax.

ECO: 但凡有新的東西引入，就可能引入bug, 早期發(fā)現bug 可以重新走一遍實(shí)現流程，如果在后期發(fā)現bug 重走一遍流程的代價(jià)太大，通常的做法就是ECO. 對于簡(jiǎn)單的bug 修復手工ECO 就可以，但是對于復雜的bug 修復，手工ECO 有心無(wú)力，故需要有EDA 工具來(lái)完成相應的工作。當前世面上最好用的自動(dòng)ECO 工具非Conformal ECO 莫屬。最近也有一些startup 做對應的點(diǎn)工具，整個(gè)思路跟CECO 類(lèi)似，但是沒(méi)有自己的綜合工具優(yōu)化ECO 后的補丁，就很難得到一個(gè)好的結果。

布局布線(xiàn)：在進(jìn)入納米時(shí)代之前，布局布線(xiàn)并沒(méi)那么復雜，從90nm 開(kāi)始到如今的3nm，布局布線(xiàn)的復雜度呈指數增長(cháng)，從floorplan 到placement 到CTS 到Routing 每一步涉及到的算法在近年都做了顛覆性的革新，以Innovus 的問(wèn)世為起點(diǎn)，布局布線(xiàn)進(jìn)入到了一個(gè)新紀元。在A(yíng)I 的浪潮下C 跟S 都一頭扎了進(jìn)去，要做世上最智能的布局布線(xiàn)工具，也許有朝一日可以像跟小度對話(huà)一樣：

• 硅農：Innovus 請解析A 文件，按設定目標做個(gè)功耗最優(yōu)的結果;

• Innovus: 已讀取目標文件，根據設計數據分析，本設計大概需要250G 內存，在5小時(shí)內完成，請選擇任務(wù)完成后是否自動(dòng)進(jìn)入后續程序......

RTL 功耗分析：這一步可以放在實(shí)現端做也可以放在實(shí)現之前做。分析過(guò)程相對簡(jiǎn)單：讀入RTL, SDC, 仿真激勵，通過(guò)計算分析平均功耗跟瞬時(shí)功耗，找出設計中的“功耗缺陷”，指導Designer 進(jìn)行功耗優(yōu)化。主流工具有：Joules, Spyglass, PowerArtist。

形式驗證：在整個(gè)實(shí)現流程中，形式驗證充當邏輯功能等效性的監察官，任何一步優(yōu)化結束后都需要過(guò)形式驗證這一關(guān)，以確保在優(yōu)化過(guò)程中，邏輯功能未被改變。主流工具：LEC, Formality. 隨著(zhù)設計規模的暴增跟優(yōu)化技術(shù)的飛速發(fā)展，形式驗證的難度逐漸增加，占用的時(shí)間逐漸增多，SmartLEC 是針對復雜設計的先行者。

低功耗驗證：針對低功耗設計，低功耗驗證要驗證CPF/ UPF/ 1801 的語(yǔ)法語(yǔ)義跟描述意圖，要驗證低功耗單元未多插，未漏插，未亂插，要驗證電源跟地的鏈接符合設計意圖，要驗證電特性的完整性。主流工具：CLP。

STA: Timing signoff, STA 看似龐雜，其實(shí)并不復雜，相比于優(yōu)化過(guò)程要簡(jiǎn)單得多，拋開(kāi)Timing ECO, STA 所有的動(dòng)作都只是計算而不是求解，不恰當的比方：STA 就好比幼兒園的算術(shù)題，加數跟被加數都在那里，只要求個(gè)和即可;而優(yōu)化過(guò)程是求最優(yōu)解或近似最優(yōu)解的過(guò)程，要難得多。近年來(lái)STA EDA 工具主要在幾個(gè)方向著(zhù)力：如何模擬制造過(guò)程的隨機工藝偏差，如何處理超大規模設計，如何模擬新工藝結點(diǎn)電特性對時(shí)序的影響。

Power Signoff: 驗證設計的電源網(wǎng)絡(luò )是否足夠強悍，分析，發(fā)現，修正：IR-drop 跟EM. 主流工具：Voltus, RedHawk.

物理驗證: 驗證所有的管子、過(guò)孔、走線(xiàn)是否滿(mǎn)足Foundry 制定的規則，是個(gè)體力活，有點(diǎn)像蓋好房子之后的垃圾清理，主流工具：Calibre, PVS, ICV.

整個(gè)數字實(shí)現流程中涉及到諸多工具，三巨頭在領(lǐng)跑，后面基本沒(méi)有跟隨者，偶爾有某個(gè)點(diǎn)工具做得好的后起之秀，大多都會(huì )被三巨頭吃了，這也算是行業(yè)套路。就市值看，三巨頭加起來(lái)來(lái)也不及互聯(lián)網(wǎng)公司一條腿粗，然而在整個(gè)芯片設計實(shí)現過(guò)程中卻不可或缺，吾國要強大芯片產(chǎn)業(yè)，必須要在EDA 這一塊加大投入，方能離脫離被掐著(zhù)脖子走更進(jìn)一步。