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fpga soc 文章 進(jìn)入fpga soc技術(shù)社區
三星接受高通芯片制造委托擴SoC
- 美國高通（QUALCOMM）正式宣布已選擇韓國三星電子作為新的芯片制造委托廠(chǎng)商。目前尚未公布半導體代工相關(guān)合同的詳細內容，兩公司將就三星的90nm以后的工藝技術(shù)展開(kāi)合作。 在美國無(wú)工廠(chǎng)半導體制造商業(yè)界團體FSA（Fabless semiconductor Association）發(fā)表的“無(wú)加工半導體制造商銷(xiāo)售十強”中，高通的無(wú)工廠(chǎng)半導體業(yè)務(wù)部門(mén)（QCT：QUALCOMM CDMA Technologies）近期一直
- 關(guān)鍵字： 三星 SoC ASIC
Coware助力國內SoC設計
- 隨著(zhù)SoC設計的發(fā)展，ESL（電子系統級）設計成為大家關(guān)注的焦點(diǎn)。ESL設計是能夠讓SoC設計工程師以緊密耦合方式開(kāi)發(fā)、優(yōu)化和驗證復雜系統架構和嵌入式軟件的一套方法學(xué)。業(yè)內許多電子產(chǎn)品和器件制造商正在將他們的設計轉向ESL，他們認為，這是唯一能夠管理如今產(chǎn)品中日益復雜的硬件和嵌入式軟件的方法。 Coware公司是領(lǐng)先的ESL軟件工具和服務(wù)的供應商，他們提供的技術(shù)和服務(wù)能夠創(chuàng )建電子系統的算法和架構模型，使客戶(hù)能夠及早對系統進(jìn)行評估和優(yōu)化，并順利地進(jìn)行軟件開(kāi)發(fā)和硬件實(shí)現。Coware主要提供4個(gè)方面的ESL工
- 關(guān)鍵字： Coware SoC ASIC
ARM加快基于A(yíng)MBA3AXI的SoC產(chǎn)品上市時(shí)間
- AMBA BusMatrix和AMBA Designer技術(shù)令復雜SoC設計的關(guān)鍵階段得以實(shí)現自動(dòng)化和簡(jiǎn)化 ARM 公司在于加利福尼亞州圣塔克萊拉市舉行的第二屆ARM開(kāi)發(fā)者年度大會(huì )上發(fā)布了用于嵌入式系統設計的ARM AMBA? BusMatrixTM和AMBA DesignerTM產(chǎn)品。AMBA BusMatrix互連使得系統架構師能夠對性能進(jìn)行最優(yōu)化，AMBA Designer工具則對子系統的快速配置提供了可能。 AMBA&
- 關(guān)鍵字： ARM SoC ASIC
8 位微控制器在SoC 的應用
- 過(guò)去15 年來(lái)，許多人都曾預測8 位微控制器即將退出舞臺，然而這卻是電子產(chǎn)業(yè)失誤最大的預測之一；事實(shí)上，雖然16 和32 位產(chǎn)品已極為常見(jiàn)，8 位微控制器的需求仍繼續成長(cháng)，總值約達到今日100 億美元全球微控制器市場(chǎng)的一半。推動(dòng)8 位市場(chǎng)快速發(fā)展及成長(cháng)的動(dòng)力主要來(lái)自于8 位產(chǎn)品效能的大幅提升，特別是以8051 系列為基礎的產(chǎn)品，其它原因還包括芯片內建功能的加強以及不斷縮小的封裝體積。今天，這類(lèi)組件已能提供高達100&
- 關(guān)鍵字： SoC SoC ASIC
基于FPGA的毫米波多目標信號形成技術(shù)的研究
- 毫米波多目標信號發(fā)生器通過(guò)模擬的方法產(chǎn)生多種類(lèi)型高精度的雷達多目標回波信號，在實(shí)際雷達系統前端不具備的條件下對雷達系統后級進(jìn)行調試，便于制導武器的性能測試，大大加快新武器的研制進(jìn)程。毫米波多目標信號產(chǎn)生的關(guān)鍵是要求回波信號距離分辨率極高，常規的多目標信號產(chǎn)生方法如使用數字延時(shí)線(xiàn)產(chǎn)生多目標之間的延時(shí)，其控制不靈活，并且有些延時(shí)線(xiàn)需要接ECL電源，使用不方便也增加了設計的復雜度。使用分立元件實(shí)現延時(shí)則使電路元件過(guò)多，電路的穩定性及延時(shí)的精確性也會(huì )大大降低。本文介紹一種新的產(chǎn)生毫米波雷達模擬器的多目標信號的方法
- 關(guān)鍵字： FPGA
大型設計中FPGA的多時(shí)鐘策略
- 利用FPGA 實(shí)現大型設計時(shí)，可能需要FPGA 具有以多個(gè)時(shí)鐘運行的多重數據通路，這種多時(shí)鐘FPGA 設計必須特別小心，需要注意最大時(shí)鐘速率、抖動(dòng)、最大時(shí)鐘數、異步時(shí)鐘設計和時(shí)鐘/數據關(guān)系。設計過(guò)程中最重要的一步是確定要用多少個(gè)不同的時(shí)鐘，以及如何進(jìn)行布線(xiàn)，本文將對這些設計策略深入闡述。 FPGA 設計的第一步是決定需要什么樣的時(shí)鐘速率，設計中最快的時(shí)鐘將確定FPGA 必須能處理的時(shí)鐘速率。最快時(shí)鐘速率由設計中兩個(gè)觸發(fā)器之間一個(gè)信號的傳輸時(shí)間P 來(lái)決定，如果P 大于時(shí)鐘周期T，則當信號在一個(gè)觸發(fā)
- 關(guān)鍵字： FPGA 嵌入式
自適應算術(shù)編碼的FPGA實(shí)現
- 算術(shù)編碼是一種無(wú)失真的編碼方法，能有效地壓縮信源冗余度，屬于熵編碼的一種。算術(shù)編碼的一個(gè)重要特點(diǎn)就是可以按分數比特逼近信源熵，突破了Haffman編碼每個(gè)符號只不過(guò)能按整數個(gè)比特逼近信源熵的限制。對信源進(jìn)行算術(shù)編碼，往往需要兩個(gè)過(guò)程，第一個(gè)過(guò)程是建立信源概率表，第二個(gè)過(guò)程是對信源發(fā)出的符號序列進(jìn)行掃描編碼。而自適應算術(shù)編碼在對符號序列進(jìn)行掃描的過(guò)程中，可一次完成上述兩個(gè)過(guò)程，即根據恰當的概率估計模型和當前符號序列中各符號出現的頻率，自適應地調整各符號的概率估計值，同時(shí)完成編碼。盡管從編碼效率上看不如已
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多處理器系統芯片設計：IP重用和嵌入式SOC開(kāi)發(fā)的邏輯方法
- 硅芯片技術(shù)的飛速發(fā)展給SOC設計帶來(lái)新的危機。為了保持產(chǎn)品的競爭力，新的通信產(chǎn)品、消費產(chǎn)品和計算機產(chǎn)品設計必須在功能、可靠性和帶寬方面有顯著(zhù)增長(cháng)，而在成本和功耗方面有顯著(zhù)的下降。 與此同時(shí)，芯片設計人員面臨的壓力是在日益減少的時(shí)間內設計開(kāi)發(fā)更多的復雜硬件系統。除非業(yè)界在SOC設計方面采取一種更加有效和更加靈活的方法，否則投資回報障礙對許多產(chǎn)品來(lái)說(shuō)就簡(jiǎn)直太高了。半導體設計和電子產(chǎn)品發(fā)明的全球性步伐將會(huì )放緩。 &
- 關(guān)鍵字： 硅芯片技術(shù) SoC ASIC
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