HDLC控制協(xié)議的FPGA設計與實(shí)現

摘要：設計了一種基于ＦＰＧＡ的ＨＤＬＣ協(xié)議控制系統?該系統可有效利用ＦＰＧＡ片內硬件資源，無(wú)需外圍電路，高度集成且操作簡(jiǎn)單。重點(diǎn)對協(xié)議的ＣＲＣ校驗及“０”比特插入模塊進(jìn)行了介紹，給出了相應的ＶＨＤＬ代碼及功能仿真波形圖。

關(guān)鍵詞：高級數據鏈路控制；　現場(chǎng)可編程門(mén)陣列；　循環(huán)冗余碼校驗

１ 引言

ＨＤＬＣ（Ｈｉｇｈ Ｌｅｖｅｌ Ｄａｔａ Ｌｉｎｋ Ｃｏｎｔｒｏｌ）協(xié)議是通信領(lǐng)域中應用最廣泛的協(xié)議之一，它是面向比特的高級數據鏈路控制規程，具有差錯檢測功能強大、高效和同步傳輸的特點(diǎn)。目前市場(chǎng)上有很多專(zhuān)用的ＨＤＬＣ芯片，但這些芯片大多因追求功能的完備，而使芯片的控制變得復雜。實(shí)際上，對于某些特殊場(chǎng)合的特殊用途(如手持式設備)，我們只需選擇ＨＤＬＣ協(xié)議中最符合系統要求的部分功能，設計一種功能相對簡(jiǎn)單、使用靈活的小型化ＨＤＬＣ協(xié)議控制器。

另一方面，隨著(zhù)深亞微米工藝技術(shù)的發(fā)展，ＦＰ-ＧＡ(Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ)芯片的規模越來(lái)越大，其單片邏輯門(mén)數已超過(guò)上百萬(wàn)門(mén)。同時(shí)它還具有設計開(kāi)發(fā)周期短、設計制造成本低、可實(shí)時(shí)在線(xiàn)檢驗等優(yōu)點(diǎn)，因此被廣泛用于特殊芯片設計中。本設計中采用Ａｌｔｅｒａ公司的ＦＬＥＸ１０Ｋ芯片ＥＰＦ１０Ｋ２０ＲＣ２４０－３來(lái)實(shí)現ＨＤＬＣ協(xié)議控制器。

２?。龋模蹋脜f(xié)議簡(jiǎn)介

在ＨＤＬＣ 通信方式中，所有信息都是以幀的形式傳送的，ＨＤＬＣ幀格式如表１所列。

表1 HDLC幀格式示意圖

（１） 標志字

ＨＤＬＣ協(xié)議規定，所有信息傳輸必須以一個(gè)標志字開(kāi)始，且以同一個(gè)標志字結束，這個(gè)標志字是０１１１１１１０。開(kāi)始標志到結束標志之間構成一個(gè)完整的信息單位，稱(chēng)為一幀。接收方可以通過(guò)搜索０１１１１１１０來(lái)探知幀的開(kāi)始和結束，以此建立幀同步。在幀與幀之間的空載期，可連續發(fā)送標志字來(lái)做填充。

（２） 信息段及“０”比特插入技術(shù)

ＨＤＬＣ幀的信息長(cháng)度是可變的，可傳送標志字以外的任意二進(jìn)制信息。為了確保標志字是獨一無(wú)二的，發(fā)送方在發(fā)送信息時(shí)采用“０”比特插入技術(shù)，即發(fā)送方在發(fā)送除標志字符外的所有信息時(shí)（包括校驗位），只要遇到連續的５個(gè)“１”，就自動(dòng)插入一個(gè)“０”；反之，接收方在接收數據時(shí)，只要遇到連續的５個(gè)“１”，就自動(dòng)將其后的“０”刪掉?！埃啊北忍夭迦牒蛣h除技術(shù)也使得ＨＤＬＣ具有良好的傳輸透明性，任何比特代碼都可傳輸。

（３） 地址段及控制段

地址字段為８位，也可以８的倍數進(jìn)行擴展，用于標識接收該幀的棧地址；控制字段為８位，發(fā)送方的控制字段用來(lái)表示命令和響應的類(lèi)別和功能。

（４） ＣＲＣ校驗

ＨＤＬＣ采用１６位循環(huán)冗余校驗碼（ＣＲＣ－１６）進(jìn)行差錯控制，其生成多項式為

ｘ１６＋ｘ１２＋ｘ５＋１　　

ＨＤＬＣ差錯校驗指對整個(gè)幀的內容作ＣＲＣ循環(huán)冗余校驗，即對在糾錯范圍內的錯碼進(jìn)行糾正，對在校錯范圍內的錯碼進(jìn)行校驗，但不能糾正。標志位和按透明規則插入的所有“０”不在校驗的范圍內。

３?。龋模蹋脜f(xié)議的ＦＰＧＡ實(shí)現

基于ＦＰＧＡ實(shí)現的ＨＤＬＣ協(xié)議控制器包括接收和發(fā)送兩個(gè)模塊，其總體結構如圖１所示。

發(fā)送端先將待發(fā)送的并行數據進(jìn)行并／串轉換，然后由系統自動(dòng)完成ＣＲＣ編碼、“０”比特插入和標志字插入，再將處理后的數據按同步串行傳輸方式發(fā)送；接收端先接收同步串行數據，然后由系統自動(dòng)完成標志字的檢測、去“０”及ＣＲＣ校驗，再將同步串行數據轉換成８位并行方式輸出。整個(gè)系統收發(fā)端使用同一個(gè)全局時(shí)鐘。下面分別對關(guān)鍵部分進(jìn)行介紹。

圖2

３．１ 并／串及串／并轉換模塊

數據發(fā)送時(shí)，為了平滑處理機和ＨＤＬＣ協(xié)議控制器之間的數據傳輸速率，發(fā)送端配有一個(gè)２５８的ＦＩＦＯ作為兩者的接口模塊，該模塊可將數據總線(xiàn)送入的并行數據轉換成串行數據輸出。同樣，接收端也配有一接收ＦＩＦＯ，可將接收到的數據進(jìn)行串并轉換并送入數據總線(xiàn)。

３．２ ＣＲＣ校驗

ＨＤＬＣ協(xié)議使用循環(huán)冗余校驗，在發(fā)送端對信息進(jìn)行ＣＲＣ編碼，其生成多項式為

ｇ(ｘ)＝ｘ１６＋ｘ１２＋ｘ５＋１　　　

ＣＲＣ校驗模塊實(shí)際為根據生成多項式所設計的編碼電路。根據循環(huán)系統碼編碼原理，該編碼電路實(shí)際上是乘ｘ１６除ｇ(ｘ)的電路，其示意圖如圖２所示。電路的工作過(guò)程如下：

（１）１６級移位寄存器的初始狀態(tài)全清零，門(mén)１開(kāi)、門(mén)２關(guān)，然后進(jìn)行移位。信息位移入編碼電路后，一方面經(jīng)或門(mén)輸出，一方面則自動(dòng)乘以ｘ１６后進(jìn)入除ｇ(ｘ)除法電路，從而完成乘ｘ１６除ｇ(ｘ)的功能；

（２）信息位全部移入編碼電路后除法完成，此時(shí)１６位移位寄存器中的內容就是除法的余式的系數，即校驗元；

（３）門(mén)１關(guān)、門(mén)２開(kāi)，再經(jīng)過(guò)１６次移位后，把移位寄存器的校驗元全部輸出；

（４）門(mén)１開(kāi)、門(mén)２關(guān)，送入第二組信息組重復上述過(guò)程。

ＣＲＣ編碼器的核心ＶＨＤＬ源代碼如下：

．．．．．．

Ｄ?０?＜＝ｄｉｎ ｘｏｒ Ｄ(１５);?

ｆｏｒ ｉ ｉｎ ０ ｔｏ ３ ｌｏｏｐ

Ｄ(ｉ＋１)＜＝Ｄ(ｉ)?

ｅｎｄ ｌｏｏｐ;

Ｄ(５)＜＝Ｄ(４) ｘｏｒ Ｄ(１５) ｘｏｒ ｄｉｎ;

ｆｏｒ ｉ ｉｎ ５ ｔｏ １０ ｌｏｏｐ;

Ｄ(ｉ＋１)＜＝Ｄ(ｉ);?

ｅｎｄ ｌｏｏｐ;

Ｄ(１２)＜＝Ｄ(１１) ｘｏｒ Ｄ(１５) ｘｏｒ ｄｉｎ;

ｆｏｒ ｉ ｉｎ １２ ｔｏ １４ ｌｏｏｐ

Ｄ(ｉ＋１)＜＝Ｄ(ｉ);?

ｅｎｄ ｌｏｏｐ;

．．．．．．

發(fā)送端通過(guò)上述的ＣＲＣ編碼電路產(chǎn)生１６比特的校驗位。接收方通過(guò)ＣＲＣ譯碼檢驗該幀信息是否傳送出錯。在滿(mǎn)足系統要求的情況下，ＣＲＣ譯碼只檢錯，不糾錯。其功能示意圖如圖３所示。

輸入信息通過(guò)１６比特的移位寄存器后，一路作為數據信息輸出，另一路流入ＣＲＣ編碼器對信息進(jìn)行編碼，并產(chǎn)生１６比特校驗位。當信息位全部移出后，１６比特移位寄存器中的信息即為發(fā)送端發(fā)送的１６位ＣＲＣ校驗位，ＣＲＣ編碼器（１６Ｂｉｔ）的內容為接收到的信息根據生成多項式ｇ(ｘ)所生成的１６比特校驗碼。然后將兩個(gè)寄存器進(jìn)行比較，如果內容相同，說(shuō)明信息傳送正確；否則報錯，丟棄該幀。

３．３ “０”比特插入及刪除模塊

發(fā)送端信息經(jīng)ＣＲＣ編碼后，要進(jìn)行插“０”操作，即遇到連續的５個(gè)“１”時(shí)在其后插入一個(gè)“０”；同樣，接收端同步建立后提取出的信息要去“０”，即遇到連續的５個(gè)“１”時(shí)要將其后的“０”去掉。

去“０”模塊的ＶＨＤＬ代碼如下：

．．．．．．

ｉｆ ｄｉｎ＝“１” ｔｈｅｎ

ｉｆ ｃｎｔ＝５ ｔｈｅｎ

ｃｎｔ:＝０;

ｅｎｄ ｉｆ;

ｃｎｔ:＝ｃｎｔ＋１;

ｅｌｓｅ

ｃｎｔ:＝０;

ｅｎｄ ｉｆ;

ｉｆ ｃｎｔ＝５ ｔｈｅｎ

ｚｅｒｏ ｄｅｌ＜＝′０′;

ｅｌｓｅ

ｚｅｒｏ ｄｅｌ＜＝′１′;

ｅｎｄ ｉｆ;

．．．．．．

去“０”模塊的功能仿真波形如圖４所示，其中ｄｉｎ是提取同步后的信息，ｃｌｋ是信息時(shí)鐘，ｄｏｕｔ是去“０”后的信息，ｃｌｋ ｏｕｔ是去“０”操作后的信息時(shí)鐘。從圖４中可看出，去“０”前的信息為“１１１１１０１”，通過(guò)去“０”操作后，信息為“１１１１１１”，將５個(gè)“１”后的“０”去掉了。

４ 結束語(yǔ)

本文提出了一種基于ＦＰＧＡ的ＨＤＬＣ協(xié)議控制器設計方案，并利用Ａｌｔｅｒａ公司的ＦＬＥＸ１０Ｋ芯片ＥＰＦ１０Ｋ２０ＲＣ２４０－３來(lái)實(shí)現，占該芯片內部單元的７０％左右。實(shí)踐表明，該協(xié)議控制器操作簡(jiǎn)單、使用靈活，能夠很好地應用于各種小型通信設備。本系統的硬件實(shí)現采用ＶＨＤＬ設計，通過(guò)建立ＶＨＤＬ行為模型和進(jìn)行ＶＨＤＬ行為仿真，可以及早發(fā)現設計中潛在的問(wèn)題，縮短了設計周期，提高了設計的可靠性和效率。