基于FPGA的毫米波多目標信號形成技術(shù)的研究
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技術(shù)方案與實(shí)用技巧
毫米波多目標信號發(fā)生器通過(guò)模擬的方法產(chǎn)生多種類(lèi)型高精度的雷達多目標回波信號，在實(shí)際雷達系統前端不具備的條件下對雷達系統后級進(jìn)行調試，便于制導武器的性能測試，大大加快新武器的研制進(jìn)程。毫米波多目標信號產(chǎn)生的關(guān)鍵是要求回波信號距離分辨率極高，常規的多目標信號產(chǎn)生方法如使用數字延時(shí)線(xiàn)產(chǎn)生多目標之間的延時(shí)，其控制不靈活，并且有些延時(shí)線(xiàn)需要接ECL電源，使用不方便也增加了設計的復雜度。使用分立元件實(shí)現延時(shí)則使電路元件過(guò)多，電路的穩定性及延時(shí)的精確性也會(huì )大大降低。本文介紹一種新的產(chǎn)生毫米波雷達模擬器的多目標信號的方法，針對毫米波多目標信號回波之間距離分辨率要求高的特點(diǎn)，采用現場(chǎng)可編程門(mén)陣列(FPGA)實(shí)現回波之間的時(shí)延。本文詳述了使用FPGA控制及產(chǎn)生延時(shí)多目．標信號間精確延時(shí)的設計方法。該方法實(shí)現電路體積小、穩定性高，同時(shí)使延時(shí)精度得到了很大的提高，具有很好的工程應用價(jià)值。
1 多目標信號產(chǎn)生器
為了精確制導武器研制的需要，本信號發(fā)生器根據外部設定的工作方式及工作參數產(chǎn)生相應的毫米波雷達中頻多目標信號。每個(gè)脈沖的開(kāi)始保持嚴格的初相值，脈沖寬度間的多普勒信號調制要求回波目標信號相一致，目標之間的距離分辨率為0．3m，目標回波間延時(shí)范圍為0~10ns。整個(gè)系統基于DSP+FPGA結構，高速DSP主要生成多目標信號產(chǎn)生器的回波數據，設計中采用靜態(tài)RAM擴充存儲一個(gè)相干區的回波信號的程序及數據，用EPROM存儲相位表。FPGA實(shí)現所有的控制、地址發(fā)生等邏輯及產(chǎn)生多回波信號回波間分辨率為2 ns的時(shí)延。輸入輸出的顯示由單片機控制。圖1所示為多目標信號發(fā)生器產(chǎn)生一路模擬回波信號的結構框圖，回波數據包含I、Q兩路數據，系統中每路回波信號數據采用兩片雙口RAM進(jìn)行存儲。將從雙DA輸出的各路模擬回波信號相加(1支路與1支路相加，Q支路與Q支路相加)，然后進(jìn)行正交調制得到毫米波雷達模擬器多目標
中頻信號。整個(gè)系統結構簡(jiǎn)單、體積小、可靠性高。
回波信號包括目標信號、噪聲和雜波信號兩部分。利用回波數學(xué)方程考慮目標雜波特性以及隨機噪聲，產(chǎn)生運動(dòng)目標的多普勒回波信號的數學(xué)方程為：
Si=Aiexp[-j 4πfi/c（R0-ut）]+G1（t）+G2（t）
其中fi=f0+i△f，i=0，1，…，255；G1（t）為高斯白噪聲，G2(t)為雜波。高速DSP根據目標要求的信號幅度、多普勒頻率、信號所處的距離單元等計算所需目標信號數據。對噪聲的模擬，考慮到噪聲是由系統內部產(chǎn)生，采用窄帶高斯白噪聲為模型。對雜波信號的模擬，由于雜波是系統外產(chǎn)生，分為地雜波、海雜波、氣象雜波等，其數學(xué)模型多種多樣，故把這部分作為可重加載模塊實(shí)現。對不同的雜波模型，以不同的程序塊實(shí)現。由DSP計算出的回波數字信號經(jīng)雙DA進(jìn)行數模轉換，輸出模擬的回波基帶信號。DSP與雙DA間用雙口RAM接口，這樣可實(shí)現數據高速、可靠及靈活的調度。雙口RAM的地址信號由VIRTEX-II系列FPGA提供。設計中，將雙DA轉換時(shí)鐘之間應用FPGA實(shí)現了0、2、4、6、8和10ns的可變時(shí)延差，因此雙DA輸出的兩路回波基帶信號之間相應地產(chǎn)生了0、2、4、6、8和10ns的延時(shí)。從而達到了模擬出的兩路回波之間的延時(shí)范圍為0~10ns， 目標之間達到0．3m 的距離分辨率的設計要求。
2 多目標信號間高精度高可靠性延時(shí)的設計與實(shí)現
多目標信號各目標回波之間的距離體現在回波之間的時(shí)延上，多目標信號產(chǎn)生器的各回波之間的時(shí)延由FPGA產(chǎn)生。DSP將計算出的回波信號數據存儲在雙口RAM中，然后由雙DA讀出數據進(jìn)行數模轉換輸出模擬的回波信號。FPGA需要為數據轉換提供時(shí)序控制信號、讀數據時(shí)的地址信號及雙DA的轉換時(shí)鐘信號等；將時(shí)鐘信號經(jīng)過(guò)FPGA進(jìn)行精確的延時(shí)，延時(shí)后的信號作為雙口RAM讀出數據時(shí)地址發(fā)生器的時(shí)鐘信號，將延時(shí)后的信號與DSP提供給雙DA的初始化信號相與后提供給雙DA作為數據轉換時(shí)鐘。
產(chǎn)生各目標回波間時(shí)延有多種方法，如采用分立元件實(shí)現，但這種方法存在電路復雜、可靠性差等缺點(diǎn)。本文采用FPGA器件實(shí)現回波間高精度的延時(shí)具有電路簡(jiǎn)單、功能強、修改方便和可靠性高等優(yōu)點(diǎn)。VIRTEX-II系列FPGA器件有4～12個(gè)數字時(shí)鐘管理器DCM，每個(gè)DCM都提供了應用范圍廣、功能強大的時(shí)鐘管理功能。如時(shí)鐘去時(shí)滯、頻率合成及移相等。它利用延時(shí)鎖定環(huán)DLL，消除時(shí)鐘焊盤(pán)和內部時(shí)鐘引腳間的擺動(dòng)，同時(shí)它還提供多種時(shí)鐘控制技術(shù)，實(shí)現時(shí)鐘周期內任意位置的精確相位控制，非常適合時(shí)序微調應用，對設置和保持時(shí)序對準非常關(guān)鍵。
DCM相移具有可變相移和固定相移兩種模式。設計中，由于延時(shí)量由用戶(hù)外部輸入提供，故采用可變相移模式。在可變相移模式中，用戶(hù)可以動(dòng)態(tài)地反復將相位向前或向后移動(dòng)輸入時(shí)鐘周期的1／256?？勺兿嘁颇Ｊ街?，相移控制針如表1所示。當PSEN信號有效，則相移值可以由與相移時(shí)鐘PSCLK同步的PSINCDEC信號決定動(dòng)態(tài)地增加或減少，本設計中相移時(shí)鐘由輸入時(shí)鐘提供。PSDONE輸出信號與相移時(shí)鐘同步，它輸出一個(gè)相移時(shí)鐘周期的高電平表示相移已經(jīng)完成，同時(shí)表示一個(gè)新的相移可以開(kāi)始。輸入時(shí)鐘經(jīng)過(guò)DCM移相電路移相后，得到所需延時(shí)之后的時(shí)鐘輸出。將該輸出時(shí)鐘作為雙口RAM讀出數據時(shí)地址發(fā)生器
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