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fpga soc 文章 進(jìn)入fpga soc技術(shù)社區
基于FPGA的專(zhuān)用信號處理器設計和實(shí)現
- 摘 要：本文介紹基于FPGA、用VHDL語(yǔ)言編程實(shí)現矢量脫靶量測量專(zhuān)用信號處理器的方法。有效利用FPGA片內硬件資源，無(wú)需外圍電路，高度集成，實(shí)現了對復數數據進(jìn)行去直流、加窗、512點(diǎn)FFT和求模平方運算。 關(guān)鍵詞：512點(diǎn)FFT；FPGA；蝶形運算 前言矢量脫靶量測量系統中，信號處理電路模塊的主要任務(wù)是完成目標檢測、數據存儲以及給其它單元控制信號。系統所進(jìn)行的目標檢測需要計算信號的功率譜，所以先要對采集到的多通道(8路)數據按512點(diǎn)為一幀，作FFT處理，得到其頻譜。為了監測接收機工作狀態(tài)，需要在頻域
- 關(guān)鍵字： 512點(diǎn)FFT FPGA 蝶形運算
一種基于FPGA的直接序列擴頻基帶處理器
- 摘 要：本文設計實(shí)現了一種基于FPGA的直接序列擴頻基帶處理器，并闡述了其基本原理和設計方案。關(guān)鍵詞：擴頻；FPGA；數字匹配濾波器；基帶處理器引言擴頻通信技術(shù)具有抗干擾、抗多徑、保密性好、不易截獲以及可實(shí)現碼分多址等許多優(yōu)點(diǎn)，已成為無(wú)線(xiàn)通信物理層的主要通信手段。本文設計開(kāi)發(fā)了一種基于直接序列擴頻技術(shù)(DS-SS)的基帶處理器。直接序列擴頻通信直接序列擴頻通信系統原理框圖如圖1所示。該處理器由FPGA芯片，完成圖1中兩虛線(xiàn)框所示的基帶信號處理部分。擴頻方式為11位bar
- 關(guān)鍵字： FPGA 基帶處理器 擴頻 數字匹配濾波器
用FPGA技術(shù)實(shí)現某新型通信設備中PCM碼流處理
- 摘 要：本文根據FPGA器件的特點(diǎn)，介紹了應用FPGA設計某通信設備中PCM碼流處理模塊的一種方案。并就設計中遇到的問(wèn)題進(jìn)行了分析。關(guān)鍵詞：FPGA；RAM引言由于FPGA器件可實(shí)現所有數字電路功能 ，具有結構靈活、設計周期短、硬件密度高和性能好等優(yōu)點(diǎn)，在高速信號處理領(lǐng)域顯示出愈來(lái)愈重要的作用。本文研究了基于FPGA技術(shù)對PCM碼流進(jìn)行處理的實(shí)現方法。變換后的數據寫(xiě)入RAM，與DSP配合可完成復雜的信號處理功能。設計方案某新型通信設備中，在完成調度功能的板子上，需要進(jìn)行
- 關(guān)鍵字： FPGA RAM 存儲器
測試復雜的多總線(xiàn)SoC器件
- 使用多個(gè)復雜的總線(xiàn)已經(jīng)成為系統級芯片(SoC)器件的標準，這種總線(xiàn)結構的使用使測試工程師面臨處理多個(gè)時(shí)鐘域問(wèn)題的挑戰。早期器件的測試中，工程師可以依賴(lài)某些自動(dòng)化測試設備(ATE)的雙時(shí)域能力測試相對簡(jiǎn)單的總線(xiàn)結構。目前測試工程師面臨更復雜的SoC器件，這些器件反應了越來(lái)越多使用多個(gè)高速總線(xiàn)結構的趨勢。使用有效的技術(shù)和下一代測試系統，如Credence(科利登)的Octet，測試工程師能夠成功地管理與復雜SoC器件(如北橋器件)中多總線(xiàn)結構相關(guān)的獨立時(shí)鐘域。通過(guò)掌握ATE的能力，測試開(kāi)發(fā)過(guò)程中，測試工程師能
- 關(guān)鍵字： SoC SoC ASIC
低功耗SoC存儲器設計選擇
- 當今的設計師面對無(wú)數的挑戰：一方面他們必須滿(mǎn)足高技術(shù)產(chǎn)品不斷擴展的特性需求，另一方面卻不得不受到無(wú)線(xiàn)和電池裝置的電源限制。沒(méi)有任何技術(shù)在這方面的要求比SoC的設計更為明顯，在這種設計中，高級工藝比從前復雜的多。然而，上述技術(shù)造成了新的電源問(wèn)題?，F代SoC系統的關(guān)鍵之一就是：嵌入存儲器在芯片中的比例在不斷增長(cháng)。當存儲器開(kāi)始主導SoC時(shí)，應用節能技術(shù)使存儲器獲得系統電源變得十分重要。重要問(wèn)題之一就是：在系統結構方面，是嵌入系統存儲器還是把存儲器放在SoC之外。在以前的技術(shù)中，電源不是要考慮的一個(gè)主要因素，而成
- 關(guān)鍵字： Mosys SoC ASIC
基于A(yíng)RM內核的手持設備SoC
- 摘 要：本文研究并開(kāi)發(fā)了一款針對手持設備、內嵌ARM7TDMI內核的系統芯片。在設計這款芯片的過(guò)程中，MP3算法的軟硬件分割和芯片的低功耗設計是主要挑戰。本文介紹了該系統芯片的結構，并著(zhù)重介紹了軟硬件分割和低功耗設計技術(shù)。關(guān)鍵詞：系統芯片；低功耗；ARM；MP3 引言隨著(zhù)半導體技術(shù)的進(jìn)步和芯片設計方法—IP重用技術(shù)的出現，SoC在消費類(lèi)電子產(chǎn)品中已經(jīng)越來(lái)越普遍。本課題組去年啟動(dòng)了稱(chēng)為Garfield的SoC項目。Garfield定義為一款面向中低端PDA的
- 關(guān)鍵字： ARM MP3 低功耗 系統芯片 SoC ASIC
利用SoC單片機的多功能數據采集卡
- 摘 要：本文介紹了一種SoC單片機控制的多功能數據采集卡，在輸入通道中增加程控濾波、程控增益放大器和多級陷波電路，采集卡的功能選擇和參數改變均由SoC單片機軟件控制。本文給出了關(guān)鍵部分的電路圖、元件參數和實(shí)測數據。關(guān)鍵詞：SoC 單片機；程控放大；程控陷波 引言目前大多數的數據采集卡并不能適應工業(yè)控制現場(chǎng)或像野外那樣存在多種噪聲干擾的使用環(huán)境，特別是對50Hz工頻干擾及其諧波干擾無(wú)法起到抑制作用。在這種情況下，采集到的數據往往有很多錯誤或者采集卡無(wú)法正常工作。本數據采
- 關(guān)鍵字： SoC 單片機 程控放大 程控陷波 SoC ASIC
DSP和FPGA在圖像傳輸系統中的應用和實(shí)現
- 摘 要：本文重點(diǎn)介紹基于DSP和FPGA、采用中頻數字化方法，以及QPSK擴頻調制技術(shù)來(lái)實(shí)現圖像的無(wú)線(xiàn)傳輸。對擴頻通信系統的同步問(wèn)題提出了一種實(shí)現方法，并給出了部分實(shí)驗結果。關(guān)鍵詞：圖像傳輸；擴頻通信；同步；FPGA；DSP 視頻通信是目前計算機和通信領(lǐng)域的一個(gè)熱點(diǎn)。而無(wú)線(xiàn)擴頻與有線(xiàn)相比,有其固有的優(yōu)越性，如聯(lián)網(wǎng)方便、費用低廉等。所以開(kāi)發(fā)無(wú)線(xiàn)擴頻實(shí)時(shí)圖像傳輸系統有很高的實(shí)用價(jià)值。 系統設計在短距離通信中，通?？梢栽谑瞻l(fā)端加入奇偶校驗、累加和校驗等出錯重發(fā)的防噪聲措施
- 關(guān)鍵字： DSP FPGA 擴頻通信 同步 圖像傳輸
基于C*SoC200的32位稅控機專(zhuān)用系統芯片設計
- 摘 要：本文首先介紹了一個(gè)32位嵌入式稅控機專(zhuān)用系統芯片C3118的功能、結構和特點(diǎn)，然后分析了一個(gè)自動(dòng)化程度很高的SoC設計平臺——C*SoC200，對該平臺的主要結構和功能進(jìn)行了分析。關(guān)鍵詞：IP；SoC；平臺；仿真 引言2003年7月，中國國家質(zhì)量監督檢驗檢疫總局發(fā)布了由稅控機國家標準制定委員會(huì )制定的稅控收款機國家標準。并將陸續出臺一系列的管理法規。為了滿(mǎn)足國家標準的要求，各稅控機生產(chǎn)廠(chǎng)家都在積極使用32位MCU開(kāi)發(fā)符合新規范的稅控機。而32位的嵌入式稅控機專(zhuān)用
- 關(guān)鍵字： IP SoC 仿真 平臺 SoC ASIC
可重定位的基于事務(wù)的系統級驗證
- 功能驗證已經(jīng)成為開(kāi)發(fā)SoC的主要問(wèn)題。隨著(zhù)一些復雜SoC的規模超過(guò)兩千萬(wàn)門(mén)，以及對開(kāi)發(fā)和集成嵌入式軟件的需求持續增加，軟件模擬器已經(jīng)力所不及。在設計過(guò)程需要幾百萬(wàn)個(gè)時(shí)鐘周期來(lái)充分測試和驗證軟件功能的情況下，軟件仿真器的性能下降到1-5Hz。按照這種速率，軟件調試需要幾年的時(shí)間。如果設計項目組不能夠投入這么多的時(shí)間，則意味著(zhù)SoC芯片制造出來(lái)之后，在加電后的幾秒內就會(huì )出現錯誤?；谑聞?wù)的驗證允許代表單個(gè)或者多個(gè)時(shí)鐘周期的大量數據不經(jīng)多次調用而直接進(jìn)入模擬器，極大地提高了模擬性能。到目前為止，驗證環(huán)境都是基于
- 關(guān)鍵字： SoC
合理選擇SoC架構
- 找到價(jià)格、性能和功耗的最佳結合點(diǎn)實(shí)際上就確保贏(yíng)得了SoC設計，但說(shuō)起來(lái)容易做起來(lái)難。在實(shí)際可用的雙芯核架構、可編程加速器和數百萬(wàn)門(mén)FPGA出現以前，一種80:20法則用起來(lái)很奏效：如果計算負荷的80%為數據處理，那么選擇RISC架構，在RISC中實(shí)施信號處理。而當今面臨太多的架構選擇，差別甚微，用單一處理器架構來(lái)解決優(yōu)化問(wèn)題已不可能。一種較為成功的方法是通過(guò)將計算資源與特性集匹配來(lái)實(shí)現。將一種復雜系統映射到硅中，在相當程度上依賴(lài)于設計是在現有SoC上實(shí)現還是從頭做起。對于前一種情況，系統設計師應從了解四個(gè)
- 關(guān)鍵字： TI SoC ASIC
頻分分路中高速FFT的實(shí)現
- 摘 要：本文介紹了多相陣列FFT在星上多載波數字化分路中的應用，并針對星上處理的實(shí)時(shí)高速處理要求，提出了一種FFT的實(shí)現方案，并用一片FPGA芯片驗證了其正確性和可行性。關(guān)鍵詞：FFT；FPGA；頻分分路 多載波信號的數字化分路是衛星通信星上處理技術(shù)的關(guān)鍵技術(shù)之一，數字化分路技術(shù)主要有并行濾波器組分路、樹(shù)形濾波器組分路和多相陣列FFT分路三種。在通道數較多時(shí)，多相陣列FFT有效地使用了抽取技術(shù)，且FFT算法具有很高的計算效率，本文所討論的就是該方法中FFT的實(shí)現。
- 關(guān)鍵字： FFT FPGA 頻分分路
基于FPGA的可編程定時(shí)器/計數器8253的設計與實(shí)現
- 摘 要：本文介紹了可編程定時(shí)器/計數器8253的基本功能，以及一種用VHDL語(yǔ)言設計可編程定時(shí)器/計數器8253的方法，詳述了其原理和設計思想，并利用Altera公司的FPGA器件ACEX 1K予以實(shí)現。關(guān)鍵詞：FPGA；IP；VHDL 引言在工程上及控制系統中，常常要求有一些實(shí)時(shí)時(shí)鐘，以實(shí)現定時(shí)或延時(shí)控制，如定時(shí)中斷，定時(shí)檢測，定時(shí)掃描等，還要求有計數器能對外部事件計數。要實(shí)現定時(shí)或延時(shí)控制，有三種主要方法：軟件定時(shí)、不可編程的硬件定時(shí)、可編程的硬件定時(shí)器。其中可編
- 關(guān)鍵字： FPGA IP VHDL
可配置系統級驗證環(huán)境加速SoC開(kāi)發(fā)
- 利用嵌入式硅IP可以縮短SoC設計所需的開(kāi)發(fā)時(shí)間，這已成為眾所公認的事實(shí)。但要從完工后的整個(gè)系統角度出發(fā)，整合及驗證來(lái)自多家廠(chǎng)商的元件，需要相當的時(shí)間和努力，然而它們卻常被忽略。這會(huì )對嵌入式軟件開(kāi)發(fā)人員造成額外負擔，因為他們需要SoC的外圍和接口以及處理器的精確模型，才能在設計投片之前，針對正在開(kāi)發(fā)的SoC，迅速完成應用固件的測試及除錯。如果SoC平臺以可配置處理器和外圍IP為基礎，這些IP又來(lái)自多家供貨商，這種情形就更加重要，因為設計人員必須確認在特定配置下，每個(gè)元件的功能不會(huì )影響到其它元件的工作。除此
- 關(guān)鍵字： ARC SoC ASIC
雙層AMBA總線(xiàn)設計及其在SoC芯片設計中的應用
- 摘 要：AMBA總線(xiàn)是目前主流的片上總線(xiàn)。本文給出的雙層AMBA總線(xiàn)設計能極大地提高總線(xiàn)帶寬，并使系統架構更為靈活。文章詳細介紹了此設計的實(shí)現，并從兩個(gè)方面對兩種總線(xiàn)方式進(jìn)行了比較。關(guān)鍵詞：雙層AMBA總線(xiàn);總線(xiàn)帶寬;SoC 引言一般說(shuō)來(lái)，SoC芯片是由片上芯核、用戶(hù)設計的IP核以及將這兩者集成在一起的總線(xiàn)組成的。片上芯核決定了使用何種片上總線(xiàn)以及芯片的體系結構。ARM系列嵌入式微處理器憑借其高性能、低功耗的特點(diǎn)占據了市場(chǎng)的主要份額，ARM7TDMI因其相對低廉的價(jià)格
- 關(guān)鍵字： SoC 雙層AMBA總線(xiàn) 總線(xiàn)帶寬 SoC ASIC
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歡迎您創(chuàng )建該詞條，闡述對fpga soc的理解，并與今后在此搜索fpga soc的朋友們分享。 創(chuàng )建詞條
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