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CPLD在無(wú)功補償控制儀鍵盤(pán)中的設計應用
- 本控制儀以單片機80c196kc為核心,集無(wú)功補償、電度量計量、電能質(zhì)量監測及通信于一體,能實(shí)時(shí)顯示電網(wǎng)的各項參數,通過(guò)鍵盤(pán)可人工設定系統運行的參數。單片機外圍芯片PSD8XX及復雜可編程邏輯器件(CPLD)的使用不僅使系統的硬件電路簡(jiǎn)化,而且使系統的性能提高。本文將討論用CPLD來(lái)實(shí)現控制儀的鍵盤(pán)系統,給出了硬件電路和軟件設計方法。
- 關(guān)鍵字: 鍵盤(pán)擴展 無(wú)功補償裝置 CPLD
基于Verilog狀態(tài)機的PLC背板總線(xiàn)協(xié)議接口芯片設計
- 設計了一組基于CPLD的PLC背板總線(xiàn)協(xié)議接口芯片,協(xié)議芯片可以區分PLC的背板總線(xiàn)的周期性數據和非周期性數據。詳細介紹了通過(guò)Verilog HDL語(yǔ)言設計狀態(tài)機、協(xié)議幀控制器、FIFO控制器的過(guò)程,25MHz下背板總線(xiàn)工作穩定的試驗結果驗證了協(xié)議芯片設計的可行性。
- 關(guān)鍵字: VerilogHDL PLC背板 CPLD
基于DSP+CPLD的嵌入式車(chē)牌識別系統硬件電路設計
- 基于數字信號處理器(DSP)TMS320VC5416和復雜可編程邏輯器件(CPLD)的嵌入式車(chē)牌識別系統的硬件設計,利用視頻處理芯片SAA7111作為視頻A/D,在CPLD的控制下將采集到的圖像數據寫(xiě)入幀存儲器中,DSP對圖像數據進(jìn)行實(shí)時(shí)分析處理。采用“乒乓”存儲結構,實(shí)現了圖像數據的采集和處理的并行運行。識別結果通過(guò)串口傳到上位機或者保存在E2PROM中,實(shí)現了車(chē)牌識別系統脫機、聯(lián)機工作,在實(shí)時(shí)高速圖像處理系統中有廣泛的工程技術(shù)應用前景。
- 關(guān)鍵字: 車(chē)牌識別系統 嵌入式 CPLD
基于CPLD的USB總線(xiàn)讀寫(xiě)控制功能的實(shí)現
- 以CPLD作為主控芯片,設計了一種針對USB總線(xiàn)的數據讀寫(xiě)控制器。u盤(pán)通過(guò)該控制器轉接到Pc機的USB接口,利用控制器對usB總線(xiàn)上的數據進(jìn)行實(shí)時(shí)監測分析,自動(dòng)禁止Pc機上的文件數據輸出到U盤(pán),同時(shí)不影響Pc機對u盤(pán)中文件的正常讀取。
- 關(guān)鍵字: USB接口 讀寫(xiě)控制器 CPLD
基于CPLD的PLC背板總線(xiàn)協(xié)議接口芯片的設計方案
- 設計了一組基于CPLD的PLC背板總線(xiàn)協(xié)議接口芯片,協(xié)議芯片可以區分PLC的背板總線(xiàn)的周期性數據和非周期性數據。詳細介紹了通過(guò)Verilog HDL語(yǔ)言設計狀態(tài)機、協(xié)議幀控制器、FIFO控制器的過(guò)程,
- 關(guān)鍵字: PLC FIFO CPLD 總線(xiàn)協(xié)議
一種可靠的FPGA動(dòng)態(tài)配置方法及實(shí)現
- 現場(chǎng)可編程邏輯門(mén)陣列(FPGA)在通信系統中的應用越來(lái)越廣泛。隨著(zhù)通信系統的復雜化和功能多樣化,很多系統需要在不同時(shí)刻實(shí)現不同的功能,多數場(chǎng)合需要FPGA能夠支持在線(xiàn)動(dòng)態(tài)配置;在某些安全領(lǐng)域,需要對FPGA程序進(jìn)行加密存儲、動(dòng)態(tài)升級。這里根據應用趨勢提出了一種基于CPU+CPLD的可靠的FPGA動(dòng)態(tài)加載方法。該方法具有靈活、安全、可靠的特點(diǎn),在通信電子領(lǐng)域具有一定的參考價(jià)值。
- 關(guān)鍵字: 動(dòng)態(tài)配置 FPGA CPLD
基于CPLD的QWERTY鍵盤(pán)設計
- 文本信息用戶(hù)可能樂(lè )意以體積換取 QWERTY 鍵盤(pán),因為文本輸入大為簡(jiǎn)便了,而且兩個(gè)大拇指都可以用來(lái)輸入文本信息或數據。最近,有些手機生產(chǎn)商已經(jīng)推出了面向文本用戶(hù)的帶 QWERTY 鍵盤(pán)的手機。
- 關(guān)鍵字: QWERTY鍵盤(pán) GPIO CPLD
基于DSP及CPLD的掘進(jìn)機控制系統設計
- 提出了一種基于DSP及CPLD的掘進(jìn)機控制系統設計方案,介紹了系統總體設計、CPLD數據采集模塊及CPLD邏輯控制模塊的設計。該系統采用CPLD實(shí)現數據采集,在A(yíng)D采樣環(huán)節節省DSP等待時(shí)間12μs,25路模擬信號每個(gè)采樣周期節省300μs;采用CPLD代替標準邏輯器件實(shí)現各種邏輯功能,簡(jiǎn)化了硬件電路的設計,提高了控制系統集成度。實(shí)際應用表明,該系統能夠滿(mǎn)足掘進(jìn)機正常生產(chǎn)的要求,具有較強的實(shí)時(shí)性和較高的可靠性。
- 關(guān)鍵字: 掘進(jìn)機控制系統 AD采樣 CPLD
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