基于CPLD的PLC背板總線(xiàn)協(xié)議接口芯片的設計方案

設計了一組基于CPLD的PLC背板總線(xiàn)協(xié)議接口芯片，協(xié)議芯片可以區分PLC的背板總線(xiàn)的周期性數據和非周期性數據。詳細介紹了通過(guò)Verilog HDL語(yǔ)言設計狀態(tài)機、協(xié)議幀控制器、FIFO控制器的過(guò)程，25MHz下背板總線(xiàn)工作穩定的試驗結果驗證了協(xié)議芯片設計的可行性。

基于CPLD的PLC背板總線(xiàn)協(xié)議接口芯片的設計方案.doc