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CPLD在爆速儀技術(shù)中的應用

  • 爆速儀是一種用來(lái)測量火藥爆炸速度的儀器,其性能的優(yōu)劣及穩定性對測速的結果將有直接影響。傳統爆速儀的前端計數電路一般都是采用分立元器件實(shí)現,結構擁擠,且保密性不高。為了在滿(mǎn)足爆速儀設計的微型化的同時(shí)滿(mǎn)足較高時(shí)鐘要求,在爆速儀的前端計數模塊和自檢電路部分的設計中利用CPLD器件代替傳統的分立元器件電路,并利用Qu-artusⅡ軟件對設計進(jìn)行仿真。
  • 關(guān)鍵字: 爆速儀  計數器  CPLD  

基于CPLD的電池供電系統斷電電路的設計

  • 今天,大多數的CPLD(復雜可編程邏輯器件)都采用可減少功耗的工作模式,但當系統未使用時(shí),應完全切斷電源以保存電池能量,從而實(shí)現很多設計者的終極節能目標。描述了如何在一片CPLD 上增加幾只分立元件,實(shí)現一個(gè)節省電池能量的系統斷電電路。
  • 關(guān)鍵字: 按鍵開(kāi)關(guān)矩陣  系統斷電電路  CPLD  

基于CPLD的高效多串口中斷方案

  • 在嵌入式系統中,花費大量的中斷源來(lái)擴展串口無(wú)疑是大量的資源浪費。針對這種情況,為了節省緊張的系統資源,本文提出一種實(shí)現高效多串口中斷方案,可以利用單一的中斷源來(lái)管理多個(gè)擴展串口,并保證多個(gè)串口中斷的無(wú)漏檢測與服務(wù)。
  • 關(guān)鍵字: 多串口中斷源  電平轉換  CPLD  

基于CPLD的八段數碼顯示管驅動(dòng)電路設計

  • 時(shí)鐘脈沖計數器的輸出經(jīng)過(guò)3 線(xiàn)—8 線(xiàn)譯碼器譯碼其輸出信號接到八位數碼管的陰極Vss0、Vss1、Vss2、Vss3、Vss4、Vss5、Vss6、Vss7 端。要顯示的數據信息A~H中哪一個(gè),通過(guò)八選一數據選擇器的地址碼來(lái)選擇,選擇出的數據信息經(jīng)七段譯碼器譯碼接數碼管的a~g 管腳。這樣八個(gè)數碼管就可以輪流顯示八個(gè)數字,如果時(shí)鐘脈沖頻率合適,可實(shí)現八個(gè)數碼管同時(shí)被點(diǎn)亮的視覺(jué)效果。
  • 關(guān)鍵字: 八位數碼管  共陰極  CPLD  

基于DSP/CPLD的嵌入式儀表硬件平臺

  • 文所要設計的是一種脫機型儀表硬件平臺。平臺應可以滿(mǎn)足一般的數據采集的實(shí)時(shí)性要求,可以靈活的適用于多種不同的應用場(chǎng)合,可實(shí)現多種類(lèi)型信號的采集和處理,結構小巧緊湊,便于現場(chǎng)處理,還能與PC機或其他設備進(jìn)行通信和交換數據。對此,我們構建了基于DSP和CPLD技術(shù)的硬件平臺。
  • 關(guān)鍵字: 圖像采集  儀表硬件平臺  CPLD  

基于CPLD的SDRAM控制器的設計

  • SDRAM的讀寫(xiě)邏輯復雜,最高時(shí)鐘頻率達100 MHz以上,普通單片機無(wú)法實(shí)現復雜的SDRAM控制操作,復雜可編程邏輯器件CPLD具有編程方便,集成度高,速度快,價(jià)格低等優(yōu)點(diǎn)。因此選用CPLD設計SDRAM接口控制模塊,簡(jiǎn)化主機對SDRAM的讀寫(xiě)控制。通過(guò)設計基于CPLD的SDRAM控制器接口,可以在STM系列、ARM系列、STC系列等單片機和DSP等微處理器的外部連接SDRAM,增加系統的存儲空間。
  • 關(guān)鍵字: 刷新時(shí)序  CPLD  SDRAM  

基于Verilog HDL的RS-232串口通信在CPLD上的實(shí)現

  • 為了實(shí)現PC機與CPLD的通信,進(jìn)行了相應的研究。分析了RS-232C通信協(xié)議,自定義了數據包傳輸格式。根據UART模塊工作狀態(tài)多的特點(diǎn),應用了有限狀態(tài)機理論進(jìn)行編程實(shí)現。為降低誤碼率,應用16倍頻技術(shù),實(shí)現了波特率為9 600 bit/s的串口通信。在Quartus II平臺上用VerilogHDL進(jìn)行編程,并通過(guò)了VC編寫(xiě)程序的數據傳輸的驗證。研究成果為工程上PC機與嵌入式系統數據傳輸的問(wèn)題提供了一種解決方法。
  • 關(guān)鍵字: 有限狀態(tài)機  數據包  CPLD  

基于CPLD的片內振蕩器設計及其優(yōu)化

  • 本文介紹一種通用的基于CPLD的片內振蕩器設計方法,它基于環(huán)形振蕩器原理,只占用片上普通邏輯資源(LE),無(wú)需使用專(zhuān)用邏輯資源(如MaxII中的UFM),從而提高了芯片的資源利用率。
  • 關(guān)鍵字: 片內振蕩器  SoC  CPLD  

基于CPLD的數字延遲線(xiàn)設計

  • 如果僅用一個(gè)延遲模塊就能同時(shí)完成脈沖前后沿的延遲,這樣就即節省了電路制作成本又提高了延遲線(xiàn)的延遲精度。本文正是基于這一思想并使用CPLD芯片來(lái)實(shí)現數字延遲線(xiàn)的設計的。
  • 關(guān)鍵字: 數字延遲線(xiàn)  延遲誤差  CPLD  

基于CPLD的CMI編碼的實(shí)現

  • 本文針對光纖通信傳輸碼型的要求和CMI碼的編碼原理,介紹了一種以EPM系列7064芯片為硬件平臺,以Max+PlusⅡ為軟件平臺,以VHDL為開(kāi)發(fā)工具,適合于CPLD實(shí)現的CMI編碼器的設計方案。
  • 關(guān)鍵字: CMI編碼  光纖通信  CPLD  

基于CPLD的GPIB控制器

  • GPIB控制器芯片是組建自動(dòng)測試系統的核心,在測試領(lǐng)域應用廣泛。本文擬討論用ALTERA公司的低成本 CPLD 來(lái)實(shí)現 GPIB 控制器的功能。GPIB 控制器芯片的硬件設計主 要分為狀態(tài)機的實(shí)現、數據通道和微處理接口的設計。本文重點(diǎn)介紹了各個(gè)模塊的實(shí)現原理。
  • 關(guān)鍵字: GPIB控制器  自動(dòng)測試系統  CPLD  

利用P89C669的23b的線(xiàn)性地址并采用CPLD外部擴展

  • 如果能充分利用P89C669的豐富的線(xiàn)性地址資源,將能大大增強系統能力。在一個(gè)嵌入式系統開(kāi)發(fā)中,筆者采用ALTERA公司的CPLD芯片EPM7032利用這款單片機的線(xiàn)性地址擴展了豐富的外部設備資源。
  • 關(guān)鍵字: 線(xiàn)性地址  存儲器擴展  CPLD  

基于CPLD的雷達仿真信號的設計

  • 雷達信號的仿真是測試系統中必不可少的。但采用函數/任意波發(fā)生器組成測試系統,不僅增加系統成本,而且還給系統軟件設計增加不必要的負擔。為此,提出了一種基于CPLD的雷達仿真信號的實(shí)現方案,它能為機載雷達測試系統提供所需的多種典型的重頻脈沖及制導信號。
  • 關(guān)鍵字: 雷達信號  任意波發(fā)生器  CPLD  

基于單片機及CPLD的B超VGA檢測工裝設計

  • 由于B超中為了增強圖像分辨率,通道都比較多,大多是16、24、48、64甚至更多通道。這些通道電子元器件完全一樣,要求各通道的一致性要好,在裝整機前,最好有測試手段和方法,對所有通道能進(jìn)行測試,以去除器件本身和焊接電路板中出現的問(wèn)題,基于此目的,本人設計了B超檢測工裝。
  • 關(guān)鍵字: B超檢測工裝  圖像分辨率  CPLD  

基于CPLD的FPGA快速配置電路的設計

  • 介紹了采用CPLD和Flash器件對FPGA實(shí)現快速并行配置,并給出了具體的硬件電路設計和關(guān)鍵模塊的內部編程思路。
  • 關(guān)鍵字: FPGA配置  JTAG  CPLD  
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