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基于CPLD的電池供電系統斷電電路的設計
- 今天,大多數的CPLD(復雜可編程邏輯器件)都采用可減少功耗的工作模式,但當系統未使用時(shí),應完全切斷電源以保存電池能量,從而實(shí)現很多設計者的終極節能目標。描述了如何在一片CPLD 上增加幾只分立元件,實(shí)現一個(gè)節省電池能量的系統斷電電路。
- 關(guān)鍵字: 按鍵開(kāi)關(guān)矩陣 系統斷電電路 CPLD
基于CPLD的八段數碼顯示管驅動(dòng)電路設計
- 時(shí)鐘脈沖計數器的輸出經(jīng)過(guò)3 線(xiàn)—8 線(xiàn)譯碼器譯碼其輸出信號接到八位數碼管的陰極Vss0、Vss1、Vss2、Vss3、Vss4、Vss5、Vss6、Vss7 端。要顯示的數據信息A~H中哪一個(gè),通過(guò)八選一數據選擇器的地址碼來(lái)選擇,選擇出的數據信息經(jīng)七段譯碼器譯碼接數碼管的a~g 管腳。這樣八個(gè)數碼管就可以輪流顯示八個(gè)數字,如果時(shí)鐘脈沖頻率合適,可實(shí)現八個(gè)數碼管同時(shí)被點(diǎn)亮的視覺(jué)效果。
- 關(guān)鍵字: 八位數碼管 共陰極 CPLD
基于Verilog HDL的RS-232串口通信在CPLD上的實(shí)現
- 為了實(shí)現PC機與CPLD的通信,進(jìn)行了相應的研究。分析了RS-232C通信協(xié)議,自定義了數據包傳輸格式。根據UART模塊工作狀態(tài)多的特點(diǎn),應用了有限狀態(tài)機理論進(jìn)行編程實(shí)現。為降低誤碼率,應用16倍頻技術(shù),實(shí)現了波特率為9 600 bit/s的串口通信。在Quartus II平臺上用VerilogHDL進(jìn)行編程,并通過(guò)了VC編寫(xiě)程序的數據傳輸的驗證。研究成果為工程上PC機與嵌入式系統數據傳輸的問(wèn)題提供了一種解決方法。
- 關(guān)鍵字: 有限狀態(tài)機 數據包 CPLD
基于CPLD的數字延遲線(xiàn)設計
- 如果僅用一個(gè)延遲模塊就能同時(shí)完成脈沖前后沿的延遲,這樣就即節省了電路制作成本又提高了延遲線(xiàn)的延遲精度。本文正是基于這一思想并使用CPLD芯片來(lái)實(shí)現數字延遲線(xiàn)的設計的。
- 關(guān)鍵字: 數字延遲線(xiàn) 延遲誤差 CPLD
基于CPLD的GPIB控制器
- GPIB控制器芯片是組建自動(dòng)測試系統的核心,在測試領(lǐng)域應用廣泛。本文擬討論用ALTERA公司的低成本 CPLD 來(lái)實(shí)現 GPIB 控制器的功能。GPIB 控制器芯片的硬件設計主 要分為狀態(tài)機的實(shí)現、數據通道和微處理接口的設計。本文重點(diǎn)介紹了各個(gè)模塊的實(shí)現原理。
- 關(guān)鍵字: GPIB控制器 自動(dòng)測試系統 CPLD
利用P89C669的23b的線(xiàn)性地址并采用CPLD外部擴展
- 如果能充分利用P89C669的豐富的線(xiàn)性地址資源,將能大大增強系統能力。在一個(gè)嵌入式系統開(kāi)發(fā)中,筆者采用ALTERA公司的CPLD芯片EPM7032利用這款單片機的線(xiàn)性地址擴展了豐富的外部設備資源。
- 關(guān)鍵字: 線(xiàn)性地址 存儲器擴展 CPLD
基于CPLD的雷達仿真信號的設計
- 雷達信號的仿真是測試系統中必不可少的。但采用函數/任意波發(fā)生器組成測試系統,不僅增加系統成本,而且還給系統軟件設計增加不必要的負擔。為此,提出了一種基于CPLD的雷達仿真信號的實(shí)現方案,它能為機載雷達測試系統提供所需的多種典型的重頻脈沖及制導信號。
- 關(guān)鍵字: 雷達信號 任意波發(fā)生器 CPLD
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