IC業(yè)在拐點(diǎn)生存

　　關(guān)于拐點(diǎn)的另一方面是如何定義它。Cadence Design Systems公司DFM部市場(chǎng)行銷(xiāo)總監Nitin Deo認為，在今天，設計的最終實(shí)現在很大程度上依賴(lài)于制造工藝，這是Cadence認為的拐點(diǎn)。

　　回顧以往的技術(shù)節點(diǎn)，像130nm或更早的180nm等，它們與當今先進(jìn)的節點(diǎn)相比有一個(gè)顯著(zhù)的差別，那就是在兩種不同設計的老節點(diǎn)之間，當它們都通過(guò)了DRC(設計規則校驗)以及時(shí)序檢測后投入生產(chǎn)，它們在產(chǎn)量上基本相同；兩者在設計上的差異與其成品在性能表現上的差異是相吻合的。而到了90nm及以后的更高級的節點(diǎn)處，事情開(kāi)始發(fā)生改變。當兩種不同的設計都通過(guò)了DRC及時(shí)序檢測并投入生產(chǎn)后，兩種成品的產(chǎn)量不相同；在時(shí)序方面，兩者在設計上的差異與其成品在性能表現上的差異不相吻合。為什么會(huì )這樣？芯片上的圖案(pattern)在制造過(guò)程中開(kāi)始發(fā)生改變，產(chǎn)生了與設計圖不符的現象。也就是說(shuō)設計的最終實(shí)現在很大程度上依賴(lài)于制造工藝，這就是拐點(diǎn)。

　　當這個(gè)拐點(diǎn)出現時(shí)，我們需要做些什么？拐點(diǎn)也許出現在系統級，或從RTL到GDS的轉化階段，或在GDS之后，或在產(chǎn)品的后處理階段，這需要進(jìn)一步的探討。這種探討要以設計的復雜性、應用及預期的價(jià)值為基礎。對于65nm、45nm及以后的節點(diǎn)來(lái)說(shuō)，設計的復雜性逐步升級，原因不僅僅是結構差異的增加以及芯片上的晶體管數目的增加，還有許多應用定制化的出現。例如PDA(個(gè)人數字助理)集計算機、消費電子產(chǎn)品和通信工具于一身，在單一芯片內由許多功能塊在執行這些功能，顯然，這增加了芯片的復雜性。越來(lái)越多的證據表明，芯片的單一功能高，其制造可預測性越高；芯片的非單一功能升高，其不可預測性升高。

　　綜上所述，逐步升級的復雜性導致了使用高級節點(diǎn)技術(shù)的芯片在制造過(guò)程中出現物理失效或電性故障，這需要設計師通過(guò)使用可演進(jìn)發(fā)展的設計方法找到具有革命性的解決方案；找到產(chǎn)品的可預測性并把其帶入設計流程是設計師所需要的。

　　目前的狀況是，對于以前的設計，使用DRC，即以標準為基礎(rule based)的檢測就足夠了；這些標準在不斷演化，變得越來(lái)越復雜，不過(guò)對于常規的類(lèi)似空間關(guān)系的檢測還是足夠的。但當元件尺寸變得越來(lái)越小時(shí)，隨機缺陷開(kāi)始出現了。隨機出現的疵點(diǎn)，即在晶圓片上丟失或多出的小點(diǎn)使芯片在可制造性方面出現問(wèn)題。從65nm開(kāi)始，對設計進(jìn)行以模擬為基礎的檢測是必不可少的。原因是，兩個(gè)設計不同的芯片雖然都通過(guò)了DRC檢測，但它們的成品產(chǎn)量卻不同。很明顯，DRC的檢測標準不完善，它有一些漏檢的項目。雖然我們可以不斷增加檢測規則的復雜性，但那于事無(wú)補，因為芯片上的圖案在不斷地更新，制定標準來(lái)覆蓋所有這些圖案是不可能的。而這些圖案的復雜性決定了芯片的可制造性。在制造過(guò)程中，不同的操作條件、不同的聚焦和散焦條件、不同的劑量條件和不同的加工設備等都會(huì )帶來(lái)各種各樣的復雜性。結果是，我們需要使用以模擬為基礎的檢測，使在設計中標定的性能得以最大限度地體現在成品芯片中。無(wú)論在設計中所標定的性能是什么，所標定的產(chǎn)值是多少，你都應該能夠最大限度地將它們體現在成品芯片中。我們用模擬檢測來(lái)增強標準檢測。

　　問(wèn)題是，不管你從何處開(kāi)始設計，可能是在C/C++階段，或是RTL階段，當進(jìn)入具體物理實(shí)現階段，都要在兩個(gè)獨立的檢測中合格(圖6)，一個(gè)是電性簽核(electrical sign off )，另一個(gè)是物理簽核。然后你就會(huì )把這個(gè)設計交給制造商，他們開(kāi)始全權負責產(chǎn)品的生產(chǎn)。在施用RET(分辨率增強技術(shù))的過(guò)程中錯誤開(kāi)始出現了。這種情況在某些高級技術(shù)節點(diǎn)的應用中出現的頻率越來(lái)越高。這些錯誤可能只是物理失效，這是在進(jìn)行產(chǎn)量分析時(shí)要考慮的問(wèn)題；也可能是電性故障方面的。關(guān)于電性故障，制造商不一定知道你的設計是什么，它是如何構成的，以及是什么造成了錯誤。要改變這種狀況需要解除阻礙設計者與制造者溝通的屏障。

圖5 可制造性解決方案
(注：PPC為Cadence下一代OPC工具)

　　另一方面就是引入DFM。Cadence認為DFM已經(jīng)在IC-CAD行業(yè)引起了革命。事實(shí)上，在130nm和90nm及以后的高級技術(shù)節點(diǎn)的應用中，作為EDA工具供應商的Cadence等公司和半導體制造商走得越來(lái)越近了。兩者之間的協(xié)作越來(lái)越多了。實(shí)際情況是，需要對所有影響產(chǎn)品成功制造的因素進(jìn)行建模，并將這些模型引入設計流程，用以增強標準檢測。這些因素中有些可能只是隨機缺陷，或光刻技術(shù)，或CMP(化學(xué)機械研磨)等等，它們在設計之初就應該被考慮在內。這樣做才能將設計者與制造者之間的屏障解除，使設計處在一個(gè)可預測的制造環(huán)境中。

　　也就是說(shuō)，你不能把設計的制造性放在最后才考慮。

在拐點(diǎn)生存

　　電子高峰會(huì )議期間，還有多家IC服務(wù)公司介紹了其拐點(diǎn)創(chuàng )新策略。

　　· 結構化ASIC：界于FPGA和基于單元ASIC之間
　　eASIC公司CEO Ronnie Vasishta介紹了其結構化ASIC的優(yōu)勢。過(guò)去幾年來(lái)，新開(kāi)工的ASIC和ASSP設計數量一直在快速下降，照此發(fā)展下去，到2030年左右就只會(huì )有250個(gè)設計項目。主要原因是不斷攀升的設計費用和風(fēng)險。不過(guò)，通過(guò)對FPGA和基于單元的ASIC技術(shù)的取長(cháng)補短，結構化ASIC技術(shù)可以較大幅度地降低定制芯片的整體制造成本、縮短生產(chǎn)周期，并可高效利用標準化生產(chǎn)工藝。

　　· 價(jià)值鏈制造商提供65nm服務(wù)
　　eSilicon公司總裁兼CEO Jack Harding介紹，該公司是價(jià)值鏈制造商（VCP），提供包括設計、產(chǎn)品化和制造的服務(wù)。該公司2007年成功實(shí)現了20多個(gè)設計，其中大部分是65nm及以下工藝。如今實(shí)現65nm及以下設計已經(jīng)很困難，45nm已經(jīng)近乎不可能，因此該公司目前看好65nm服務(wù)。

　　· 45nm防漏電
　　Tela Innovations公司著(zhù)重降低漏電方面。公司創(chuàng )始人兼CEO Scott Becker說(shuō)，該公司提供下一代亞波長(cháng)、低K1的45nm設計，基于on-grid(柵格上)的一維布局結構，來(lái)進(jìn)行光刻優(yōu)化布局。通過(guò)采用Tela Authoring System進(jìn)行預定義、可預測的拓撲技術(shù)，可減少柵格上的一維線(xiàn)條，從而使泄露降低2.5倍左右，從而達到減少漏電的巨大改進(jìn)。

　　· 內部互聯(lián)設計工具
　　Silistix公司CEO David Fritz說(shuō)目前89%的項目不能按時(shí)交貨，平均延遲高達40%以上，究其原因，就是傳統的設計方法顯得越來(lái)越落后了。該公司側重其專(zhuān)用的內部互連設計工具，可以實(shí)現30%的功耗較低。性能可以提高50%，設計周期加快40%。

　　會(huì )議舉辦地—日式“歌舞伎(Kabuki)”酒店旁邊是我國舊金山領(lǐng)事館(居民板樓前的白平房，左側白色高大建筑是教堂)。盡管她看似普通，卻是許多華人的熱土，也是外國人辦理來(lái)華簽證的地方。北京奧運火炬在北美唯一的傳遞地是舊金山，為此，領(lǐng)事館工作人員付出了巨大的努力。

　　參考文獻：
　　1，張健，‘ASIC在創(chuàng )新中迎接PLD挑戰’，電子設計應用，2008.5