芯片設計的一次性成功

由于成本提高和產(chǎn)品周期縮短，芯片開(kāi)發(fā)者正致力于芯片設計的一次性成功。在芯片的設計過(guò)程中，制造商正在使用一些方法幫助設計者理解和實(shí)現面向制造(DFM)的設計技術(shù)。他們具備芯片效果、工藝細節、制造成本方面的知識，能夠給設計者提供指導，幫助設計者提高產(chǎn)量并降低芯片成本。

芯片設計一次性成功的重要性
隨著(zhù)工藝技術(shù)的進(jìn)步，芯片的制造成本提高了。每一次工藝結點(diǎn)的換代升級會(huì )帶來(lái)更高密度和更高性能IC的產(chǎn)生，同時(shí)導致掩膜成本的增加。
延長(cháng)光學(xué)平版印刷壽命需要使用光學(xué)模式校正、光學(xué)近似檢查(OPC)，以及深亞微米工藝的移相掩膜(PSM)裝置。這導致產(chǎn)生了針對180nm以下工藝(特別是對于定義最小特征尺寸的掩膜層)的非常復雜的光掩膜技術(shù)。隨著(zhù)工藝結點(diǎn)變小，晶圓加工和EDA工具的成本、設計復雜IC所需的時(shí)間也隨之增加。
掩膜和設計成本的提高，使得對于復雜的芯片設計，其SoC的NRE費用達到數百萬(wàn)美元。逐步增加的NRE成本使得“盈虧平衡點(diǎn)”芯片量(芯片開(kāi)發(fā)者能夠補償NRE支出的芯片量)達到更高的層次。這也給芯片制造商(同樣包括集成設備制造商)帶來(lái)了降低設計成本和減少設計重復的巨大壓力。由于消費產(chǎn)品領(lǐng)域(比如數字照相機、MP3播放器和蜂窩電話(huà))嚴峻的競爭形勢，縮短產(chǎn)品上市時(shí)間也迫使設計者努力保證芯片設計首次成功。這種成功對于很多產(chǎn)品的盡快上市是非常重要的，否則，可能意味著(zhù)芯片制造商將失去該類(lèi)產(chǎn)品的芯片市場(chǎng)份額。

致力于芯片設計一次性成功
說(shuō)明芯片設計一次性成功的必要性是容易的，難的是怎樣達到這個(gè)目標。有很多因素影響芯片設計一次性成功，包括設計工具、設計方法學(xué)、單元庫、硅IP或內核、芯片的測試。你需要考慮所有這些因素，確定如何用最少設計時(shí)間和費用獲得成功芯片設計的最佳方法。
在基于IP的設計中，獲得芯片設計一次性成功的關(guān)鍵因素是建立芯片制造商和IP提供商之間的全面合作，特別是當芯片設計者接近關(guān)鍵的、面向生產(chǎn)的設計階段時(shí)。ARM代工計劃是一種創(chuàng )新的商業(yè)模式，它允許半導體設計公司獲得ARM處理器技術(shù)用于先進(jìn)的SoC解決方案的設計和制造。它也有利于半導體設計公司和芯片制造商的第三方合作伙伴，使他們加速基于A(yíng)RM內核設計的上市時(shí)間，也使得OEM廠(chǎng)商在不接觸制作設備的情況下，直接使用被認可的ARM半導體工藝。
另一方面，越來(lái)越多的工程師在使用經(jīng)認可的硅驗證分類(lèi)、經(jīng)產(chǎn)品證明的特定代工IP，這正是TSMC設計服務(wù)IP聯(lián)盟的支柱產(chǎn)品。TSMC的設計支持包含了由經(jīng)驗豐富的IC設計中心組成的全球性網(wǎng)絡(luò )，保證了設計者能夠正確使用TSMC的IP產(chǎn)品。它由TSMC的驗證程序支持，保證了用戶(hù)在拿到IP之前，期望的所有IP已經(jīng)在實(shí)際的硅片上被證明正確。在TSMC硅片上的內核驗證保證了用戶(hù)把最好的設計經(jīng)驗、最容易的設計復用和最快速的IP整合到全部設計中。特定市場(chǎng)的、硅片驗證的IP包括來(lái)自于領(lǐng)先的IP庫和SIP提供商的處理器內核、DSP引擎、專(zhuān)用I/O和混合信號功能，它們適用于計算機、消費電子和通信領(lǐng)域。
TSMC在現行的產(chǎn)品中為用戶(hù)提供5種ARM內核，這5種內核包括ARM7TDMI內核、ARM926EJ內核、ARM922T內核、ARM946E內核和ARM 1022E內核。這種廣泛的選擇給用戶(hù)提供了一個(gè)通過(guò)ARM代工計劃直接升級ARM內核到最新微處理器技術(shù)的途徑。

設計工具
一套好的EDA工具對芯片設計是非常重要的。從頂層來(lái)看，這些工具包含了芯片開(kāi)發(fā)的三個(gè)領(lǐng)域：前端設計、后端設計和設計驗證。
前端設計工具將完成從芯片邏輯部分的概念化設計到芯片邏輯門(mén)級表示的工作，其中概念化設計由下列任務(wù)組成，系統級設計和分析、寄存器傳輸級(RTL)設計和分析、邏輯綜合和優(yōu)化。前端設計可能也包含一些平面布局的設計，它對芯片的物理實(shí)現之前的設計驗證有所幫助。
后端設計描述了如何使設計結構在芯片上物理實(shí)現，關(guān)鍵是芯片的硅內核和庫單元的布局和布線(xiàn)。在物理設計期間，布局和布線(xiàn)工具比影響芯片時(shí)序的互連寄生效應的前端工具有更加精確的功能。這種能力使得布局布線(xiàn)工具在完成設計優(yōu)化的同時(shí)，也能定義芯片的物理布局。布局布線(xiàn)工具能夠幫助設計者應付各種設計約束，比如速度、功耗、硅片面積。后端設計必須使用能夠精確反映硅片特性的器件和連線(xiàn)模型，這就需要與正在對那種特定芯片進(jìn)行工藝處理的制造商保持密切的聯(lián)系。再次強調，在這個(gè)領(lǐng)域，EDA設計者和硅片制造商之間的合作努力是非常重要的。
在芯片設計期間，涉及到設計驗證的工作是最耗費時(shí)間的，驗證將保證芯片滿(mǎn)足功能、時(shí)序、功率和其他指標的要求。驗證占用了整個(gè)設計時(shí)間的大約70%，因為它必須在所有的設計層面上進(jìn)行，包括系統級、RTL級、邏輯門(mén)級和物理級，后面的驗證還會(huì )涉及到選擇器件和互連寄生效應的問(wèn)題。

設計方法學(xué)
即使使用最好的工具，工程師也需要采用適當的設計方法，以便減少設計時(shí)間，提高芯片設計一次性成功的機會(huì )。近年來(lái)，設計團體已經(jīng)把注意力放在時(shí)序收斂問(wèn)題方面。也就是說(shuō)，從前端設計期間獲得的評估時(shí)序性能的物理數據庫中提取一些設計，然后集中在芯片的時(shí)序性能上，時(shí)序收斂非常重要。另外一些其他設計參數對于大多數設計也很關(guān)鍵，特別是功率、信號完整性(SI)和可靠性。設計者的最終目標是設計收斂，從而使芯片能夠滿(mǎn)足所有的設計約束。
好的設計方法學(xué)在整個(gè)設計過(guò)程中利用了分析和驗證準則，從初始的系統級評估開(kāi)始，隨著(zhù)設計進(jìn)程從前端階段到物理設計階段變得日益精確。代工設計策略在幫助設計者滿(mǎn)足芯片設計指標方面是非常有用的。
在90nm工藝，由于器件泄漏的靜態(tài)功率(待機功率)和芯片的動(dòng)態(tài)功率相當，TSMC提供了一個(gè)參考設計流程規范，從而將泄漏減到最小。這個(gè)規范的工作原理是在初始的前端設計流程階段，特別是邏輯綜合和優(yōu)化階段，使設計者在整個(gè)芯片上都使用高性能的晶體管，從而可以使用可得到的最快單元庫進(jìn)行目標處理，讓設計者對芯片的時(shí)序和面積進(jìn)行優(yōu)化。在后端設計的布局布線(xiàn)之后進(jìn)行寄生參數提取和時(shí)序分析，設計者能夠確定時(shí)序路徑。
這些路徑顯示出設計者可以用高VT值晶體管代替低VT值器件的位置。高VT值晶體管有著(zhù)較低的開(kāi)關(guān)速度，但也具有較少的電流泄漏和較低的靜態(tài)功率擴散。用高VT值晶體管代替低VT值晶體管不會(huì )影響芯片的布局。通過(guò)不斷的替換和靜態(tài)時(shí)序分析，有助于設計者滿(mǎn)足時(shí)序規范，但功率會(huì )下降很多。例如，待機功率下降5倍或更多，動(dòng)態(tài)功率下降2倍或更多都是很有可能的。
TSMC也有針對信號完整性(SI)和可靠性標準的設計規范，涉及的領(lǐng)域包括：
?交調干擾的預防、分析和修補
?電源和信號線(xiàn)的電遷移
?退耦電容器
使用退耦電容器與在印刷電路板上使用電容器是類(lèi)似的，目的是減少電源線(xiàn)上的電流波動(dòng)和動(dòng)態(tài)IR的下降(功率下降)?？梢愿鶕脑谛酒锌臻g的區域放置電容，同樣，還可以放置時(shí)鐘緩沖器和快速輸出緩沖器。
設計庫
芯片設計一次性成功的另一個(gè)關(guān)鍵點(diǎn)是對包含在芯片內部的單元和內核的準確建模。單元庫必須在幾個(gè)設計層面上都有好的、可用的模型，包括RTL級、邏輯門(mén)級和物理級。成功的建模以庫提供商(通常是第三方)和芯片制造商之間的緊密合作為基礎。另外，設計者應當有豐富的庫函數和單元類(lèi)型(低功率、高速度和高密度)可供選擇。為使功率達到最低限度，TSMC的合作伙伴提供了多種VT值的庫單元，允許設計者使用制造商提供的參考設計流程，同時(shí)對時(shí)序和功率進(jìn)行優(yōu)化。這些庫已經(jīng)由TSMC在一流的設計流程工具上驗證正確，包括Synopsys、Cadence和Magma 。
對于大多數流行的單元庫和靜態(tài)RAM，基于ISO9000標準的TSMC9000是硅片制造業(yè)中最嚴格的驗證標準。TSMC9000描述了一個(gè)庫封裝中包含的大量細節，包括EDA視圖、工藝角、測試芯片標準、測試協(xié)議、產(chǎn)品標準和其他一些重要的設計和驗證信息。這個(gè)標準在多個(gè)層面上的驗證有助于用戶(hù)提高硅片設計成功的信心。

硅片
盡管設計重用的關(guān)鍵是通過(guò)嵌入式內核完成的，但在制造商向用戶(hù)提供可用的硅IP方面，仍然面臨缺少硅IP標準的問(wèn)題。TSMC認為所有硅IP的目標工藝都應當在實(shí)際硅片上被驗證正確。TSMC為芯片制造商支持的所有內核提供了一個(gè)驗證狀態(tài)報告。同時(shí)，在幫助減少設計時(shí)間方面，能否得到計算機、消費電子和通信應用等特定市場(chǎng)的硅IP是非常重要的。硅片被驗證的IP功能包括處理器內核、DSP引擎、專(zhuān)用I/O和混合信號功能，它們來(lái)自幾個(gè)領(lǐng)先的IP庫和SIP提供商。

DFM問(wèn)題
在注意一系列詳盡設計規則的同時(shí)，工程師也應注意針對幾個(gè)DFM問(wèn)題的設計參考流程：
?工藝變化(Process-variation)
  建模
?虛擬OD、多晶硅和金屬插入
?通路/接觸收斂的金屬線(xiàn)
?冗余通路插入
相對于周?chē)碾娊橘|(zhì)而言，不使用金屬鋁而是使用銅作為互連金屬的原因是它比較柔軟。如果在芯片設計期間，不關(guān)心銅金屬的物理實(shí)現問(wèn)題，被加工的銅內部互連晶片將在芯片上呈現不均勻的金屬銅厚度，一個(gè)區域的最終厚度取決于那個(gè)區域的線(xiàn)寬、線(xiàn)間距和局部金屬密度。這將轉化為芯片之上的可變互連表面電阻，因而相當于相同長(cháng)度導線(xiàn)的可變寄生延遲。對于130nm及其以下工藝的芯片，特別是快速互連的路徑，這個(gè)問(wèn)題是很?chē)乐氐?。例如，對?ns延遲的線(xiàn)路在是否使用芯片內部金屬變化仿真模型的問(wèn)題上，其路徑延遲是不同的，相差大約125ps(大約4.2%)。而對于1ns延遲的路徑，其差別達到80ps(8%)，這是很大的。要減少時(shí)序仿真的這種巨大差異，在芯片設計流程中，芯片內部的金屬變化建模是一個(gè)非常重要的因素。
可以使用虛擬金屬插入增加芯片內金屬銅一致性，因而減少了芯片內的金屬變化。在虛擬幾何形狀插入中，需要考慮的關(guān)鍵事項是最低限度地增加芯片的OPC(光學(xué)近似檢查)，因為OPC操作對計算和時(shí)間要求很苛刻，同時(shí)也要最低限度地增加信號線(xiàn)的寄生電容負載。
在對130nm及其以下的芯片進(jìn)行處理時(shí)，一流的芯片制造商提供了一套最小化的設計規則和一套更加嚴格的設計規范，從而提高芯片的收益。除了在寬金屬線(xiàn)中采用雙倍的通路，還推薦在有空間增加更多通路結構的情況下采用冗余通路插入技術(shù)。這種方法由四個(gè)步驟組成：“胖”雙倍通路、正常雙倍通路、“胖”單通路、正常單通路 ，如圖1所示。
圖2顯示了TSMC對實(shí)際硅片相關(guān)設計流程的參考圖。流程的主要內容包括：
?使用多門(mén)限功率調節進(jìn)行功
   率和性能優(yōu)化
?并行的時(shí)序和信號完整性收斂
?納米級的DFM挑戰，包括層
   密度、層電阻和通路布局
值得注意的是參考流程的設計方法學(xué)支持商業(yè)的EDA工具。開(kāi)放標準的工具和數據格式支持是十分必要的，因為這允許用戶(hù)使用已有的和熟悉的EDA開(kāi)發(fā)工具。另外一個(gè)原因是，很多設計公司已經(jīng)投資數百萬(wàn)美元購買(mǎi)了這些設計工具開(kāi)發(fā)包。
在整個(gè)芯片設計過(guò)程中，而不只是在準備生產(chǎn)芯片的時(shí)候，同一個(gè)好的芯片制造商合作有助于提高芯片的產(chǎn)量和降低產(chǎn)品成本。芯片設計者可以利用設計策略及其他方面的經(jīng)驗，保證在芯片設計一次性成功的過(guò)程中實(shí)現提高芯片性能和降低成本的目標?！?nbsp; (于永學(xué)譯)