各大公司數字電路筆試試題

1、同步電路和異步電路的區別是什么？（仕蘭微電子）

2、什么是同步邏輯和異步邏輯？（漢王筆試）

同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。

3、什么是"線(xiàn)與"邏輯，要實(shí)現它，在硬件特性上有什么具體要求？（漢王筆試）

線(xiàn)與邏輯是兩個(gè)輸出信號相連可以實(shí)現與的功能。在硬件上，要用oc門(mén)來(lái)實(shí)現，由于不用 oc門(mén)可能使灌電流過(guò)大，而燒壞邏輯門(mén)。 同時(shí)在輸出端口應加一個(gè)上拉電阻。

4、什么是Setup 和Holdup時(shí)間？（漢王筆試）

5、setup和holdup時(shí)間,區別.（南山之橋）

6、解釋setup time和hold time的定義和在時(shí)鐘信號延遲時(shí)的變化。（未知）

7、解釋setup和hold time violation，畫(huà)圖說(shuō)明，并說(shuō)明解決辦法。（威盛VIA2003.11.06 上海筆試試題）

Setup/hold time 是測試芯片對輸入信號和時(shí)鐘信號之間的時(shí)間要求。建立時(shí)間是指觸發(fā) 器的時(shí)鐘信號上升沿到來(lái)以前，數據穩定不變的時(shí)間。輸入信號應提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達芯片，這個(gè)T就是建立時(shí)間-Setup time.如不滿(mǎn)足setup time,這個(gè)數據就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數據才能被打入觸發(fā)器。 保持時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿到來(lái)以后，數據穩定不變的時(shí)間。如果hold time 不夠，數據同樣不能被打入觸發(fā)器.建立時(shí)間(Setup Time)和保持時(shí)間（Hold time）。建立時(shí)間是指在時(shí)鐘邊沿前，數據信 號需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數據信號需要保持不變的時(shí)間。如果不滿(mǎn)足建立和保持時(shí)間的話(huà)，那么DFF將不能正確地采樣到數據，將會(huì )出現 metastability的情況。如果數據信號在時(shí)鐘沿觸發(fā)前后持續的時(shí)間均超過(guò)建立和保持時(shí) 間，那么超過(guò)量就分別被稱(chēng)為建立時(shí)間裕量和保持時(shí)間裕量。

8、說(shuō)說(shuō)對數字邏輯中的競爭和冒險的理解，并舉例說(shuō)明競爭和冒險怎樣消除。（仕蘭微 電子）

9、什么是競爭與冒險現象？怎樣判斷？如何消除？（漢王筆試）

在組合邏輯中，由于門(mén)的輸入信號通路中經(jīng)過(guò)了不同的延時(shí)，導致到達該門(mén)的時(shí)間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。

10、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試）

常用邏輯電平：12V，5V，3.3V；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。

11、如何解決亞穩態(tài)。（飛利浦－大唐筆試）

亞穩態(tài)是指觸發(fā)器無(wú)法在某個(gè)規定時(shí)間段內達到一個(gè)可確認的狀態(tài)。當一個(gè)觸發(fā)器進(jìn)入亞穩態(tài)時(shí)，既無(wú)法預測該單元的輸出電平，也無(wú)法預測何時(shí)輸出才能穩定在某個(gè)正確的電平上。在這個(gè)穩定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)

用的輸出電平可以沿信號通道上的各個(gè)觸發(fā)器級聯(lián)式傳播下去。

12、IC設計中同步復位與 異步復位的區別。（南山之橋）

13、MOORE 與 MEELEY狀態(tài)機的特征。（南山之橋）

14、多時(shí)域設計中,如何處理信號跨時(shí)域。（南山之橋）

15、給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。（飛利浦－大唐筆試）

Delay < period - setup ? hold

16、時(shí)鐘周期為T(mén),觸發(fā)器D1的建立時(shí)間最大為T(mén)1max，最小為T(mén)1min。組合邏輯電路最大延遲為T(mén)2max,最小為T(mén)2min。問(wèn)，觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應滿(mǎn)足什么條件。（華為）

17、給出某個(gè)一般時(shí)序電路的圖，有Tsetup,Tdelay,Tck->q,還有 clock的delay,寫(xiě)出決定最大時(shí)鐘的因素，同時(shí)給出表達式。（威盛VIA 2003.11.06 上海筆試試題）

18、說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。（威盛VIA 2003.11.06 上海筆試試題）

19、一個(gè)四級的Mux,其中第二級信號為關(guān)鍵信號 如何改善timing。（威盛VIA2003.11.06 上海筆試試題）

20、給出一個(gè)門(mén)級的圖，又給了各個(gè)門(mén)的傳輸延時(shí)，問(wèn)關(guān)鍵路徑是什么，還問(wèn)給出輸入，使得輸出依賴(lài)于關(guān)鍵路徑。（未知）

21、邏輯方面數字電路的卡諾圖化簡(jiǎn)，時(shí)序（同步異步差異），觸發(fā)器有幾種（區別，優(yōu)點(diǎn)），全加器等等。（未知）

22、卡諾圖寫(xiě)出邏輯表達使。（威盛VIA 2003.11.06 上海筆試試題）

23、化簡(jiǎn)F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）

24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛筆試題circuit design-beijing-03.11.09）

25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?

26、為什么一個(gè)標準的倒相器中P管的寬長(cháng)比要比N管的寬長(cháng)比大？（仕蘭微電子）

27、用mos管搭出一個(gè)二輸入與非門(mén)。（揚智電子筆試）

28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（威盛筆試題circuit design-beijing-03.11.09）

29、畫(huà)出NOT,NAND,NOR的符號，真值表，還有transistor level的電路。（Infineon筆試）

30、畫(huà)出CMOS的圖，畫(huà)出tow-to-one mux gate。（威盛VIA 2003.11.06 上海筆試試題）

31、用一個(gè)二選一mux和一個(gè)inv實(shí)現異或。（飛利浦－大唐筆試）

32、畫(huà)出Y=A*B+C的cmos電路圖。（科廣試題）

33、用邏輯們和cmos電路實(shí)現ab+cd。（飛利浦－大唐筆試）

34、畫(huà)出CMOS電路的晶體管級電路圖，實(shí)現Y=A*B+C(D+E)。（仕蘭微電子）

35、利用4選1實(shí)現F(x,y,z)=xz+yz’。（未知）

36、給一個(gè)表達式f=xxxx+xxxx+xxxxx+xxxx用最少數量的與非門(mén)實(shí)現（實(shí)際上就是化簡(jiǎn)）。

37、給出一個(gè)簡(jiǎn)單的由多個(gè)NOT,NAND,NOR組成的原理圖，根據輸入波形畫(huà)出各點(diǎn)波形。（Infineon筆試）

38、為了實(shí)現邏輯（A XOR B）OR （C AND D），請選用以下邏輯中的一種，并說(shuō)明為什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知）

39、用與非門(mén)等設計全加法器。（華為）

40、給出兩個(gè)門(mén)電路讓你分析異同。（華為）

41、用簡(jiǎn)單電路實(shí)現，當A為輸入時(shí)，輸出B波形為…（仕蘭微電子）

42、A,B,C,D,E進(jìn)行投票，多數服從少數，輸出是F（也就是如果A,B,C,D,E中1的個(gè)數比0

多，那么F輸出為1，否則F為0），用與非門(mén)實(shí)現，輸入數目沒(méi)有限制。（未知）

43、用波形表示D觸發(fā)器的功能。（揚智電子筆試）

44、用傳輸門(mén)和倒向器搭一個(gè)邊沿觸發(fā)器。（揚智電子筆試）

45、用邏輯們畫(huà)出D觸發(fā)器。（威盛VIA 2003.11.06 上海筆試試題）

46、畫(huà)出DFF的結構圖,用verilog實(shí)現之。（威盛）

47、畫(huà)出一種CMOS的D鎖存器的電路圖和版圖。（未知）

48、D觸發(fā)器和D鎖存器的區別。（新太硬件面試）

49、簡(jiǎn)述latch和filp-flop的異同。（未知）

50、LATCH和DFF的概念和區別。（未知）

51、latch與register的區別,為什么現在多用register.行為級描述中latch如何產(chǎn)生的。（南山之橋）

52、用D觸發(fā)器做個(gè)二分顰的電路.又問(wèn)什么是狀態(tài)圖。（華為）

53、請畫(huà)出用D觸發(fā)器實(shí)現2倍分頻的邏輯電路？（漢王筆試）

54、怎樣用D觸發(fā)器、與或非門(mén)組成二分頻電路？（東信筆試）

55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分頻？

56、用filp-flop和logic-gate設計一個(gè)1位加法器，輸入carryin和current-stage，輸出

carryout和next-stage. （未知）

57、用D觸發(fā)器做個(gè)4進(jìn)制的計數。（華為）

58、實(shí)現N位Johnson Counter,N=5。（南山之橋）

59、用你熟悉的設計方式設計一個(gè)可預置初值的7進(jìn)制循環(huán)計數器，15進(jìn)制的呢？（仕蘭微電子）

60、數字電路設計當然必問(wèn)Verilog/VHDL，如設計計數器。（未知）

60、數字電路設計當然必問(wèn)Verilog/VHDL，如設計計數器。（未知）

61、BLOCKING NONBLOCKING 賦值的區別。（南山之橋）

62、寫(xiě)異步D觸發(fā)器的verilog module。（揚智電子筆試）

module dff8(clk , reset, d, q);

input clk;

input reset;

input [7:0] d;

output [7:0] q;

reg [7:0] q;

always @ (posedge clk or posedge reset)

if(reset)

q <= 0;

else

q <= d;

endmodule

63、用D觸發(fā)器實(shí)現2倍分頻的Verilog描述？ （漢王筆試）

module divide2( clk , clk_o, reset);

input clk , reset;

output clk_o;

wire in;

reg out ;

always @ ( posedge clk or posedge reset)

if ( reset)

out <= 0;

else

out <= in;

assign in = ~out;

assign clk_o = out;

endmodule

64、可編程邏輯器件在現代電子設計中越來(lái)越重要，請問(wèn)：a) 你所知道的可編程邏輯器件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。（漢王筆試）

PAL，PLD，CPLD，FPGA。

module dff8(clk , reset, d, q);

input clk;

input reset;

input d;

output q;

reg q;

always @ (posedge clk or posedge reset)

if(reset)

q <= 0;

else

q <= d;

endmodule

65、請用HDL描述四位的全加法器、5分頻電路。（仕蘭微電子）

66、用VERILOG或VHDL寫(xiě)一段代碼，實(shí)現10進(jìn)制計數器。（未知）

67、用VERILOG或VHDL寫(xiě)一段代碼，實(shí)現消除一個(gè)glitch。（未知）

68、一個(gè)狀態(tài)機的題目用verilog實(shí)現（不過(guò)這個(gè)狀態(tài)機畫(huà)的實(shí)在比較差，很容易誤解的）。（威盛VIA 2003.11.06 上海筆試試題）

69、描述一個(gè)交通信號燈的設計。（仕蘭微電子）

70、畫(huà)狀態(tài)機，接受1，2，5分錢(qián)的賣(mài)報機，每份報紙5分錢(qián)。（揚智電子筆試）

71、設計一個(gè)自動(dòng)售貨機系統，賣(mài)soda水的，只能投進(jìn)三種硬幣，要正確的找回錢(qián)數。（1）畫(huà)出fsm（有限狀態(tài)機）；（2）用verilog編程，語(yǔ)法要符合fpga設計的要求。（未知）

72、設計一個(gè)自動(dòng)飲料售賣(mài)機，飲料10分錢(qián)，硬幣有5分和10分兩種，并考慮找零：（1）畫(huà)出fsm（有限狀態(tài)機）；（2）用verilog編程，語(yǔ)法要符合fpga設計的要求；（3）設計

工程中可使用的工具及設計大致過(guò)程。（未知）

73、畫(huà)出可以檢測10010串的狀態(tài)圖,并verilog實(shí)現之。（威盛）

74、用FSM實(shí)現101101的序列檢測模塊。（南山之橋）

a為輸入端，b為輸出端，如果a連續輸入為1101則b輸出為1，否則為0。例如a： 0001100110110100100110

b： 0000000000100100000000

請畫(huà)出state machine；請用RTL描述其state machine。（未知）

75、用verilog/vddl檢測stream中的特定字符串（分狀態(tài)用狀態(tài)機寫(xiě)）。（飛利浦－大唐筆試）

76、用verilog/vhdl寫(xiě)一個(gè)fifo控制器(包括空，滿(mǎn)，半滿(mǎn)信號)。（飛利浦－大唐筆試）

77、現有一用戶(hù)需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠實(shí)現如下功能：y=lnx，其中，x為4位二進(jìn)制整數輸入信號。y為二進(jìn)制小數輸出，要求保留兩位小數。電源電壓為3~5v假設公司接到該項目后，交由你來(lái)負責該產(chǎn)品的設計，試討論該產(chǎn)品的設計全程。（仕蘭微

電子）

78、sram，falsh memory，及dram的區別？（新太硬件面試）

79、給出單管DRAM的原理圖(西電版《數字電子技術(shù)基礎》作者楊頌華、馮毛官205頁(yè)圖9 －14b)，問(wèn)你有什么辦法提高refresh time，總共有5個(gè)問(wèn)題，記不起來(lái)了。（降低溫度，增大電容存儲容量）（Infineon筆試）

80、Please draw schematic of a common SRAM cell with 6 transistors,point out which nodes can store data and which node is word line control? （威盛筆試題circuit design-beijing-03.11.09）

81、名詞:sram,ssram,sdram

名詞IRQ,BIOS,USB,VHDL,SDR

IRQ: Interrupt ReQuest

BIOS: Basic Input Output System

USB: Universal Serial Bus

VHDL: VHIC Hardware Description Language

SDR: Single Data Rate

壓控振蕩器的英文縮寫(xiě)(VCO)。

動(dòng)態(tài)隨機存儲器的英文縮寫(xiě)(DRAM)。