設計性能:物理綜合與優(yōu)化

　　時(shí)序驅動(dòng)打包與布局是物理綜合實(shí)現流程的核心。當您采用這個(gè)選項 (map -timing)，布局布線(xiàn)的布局階段將在 Map 中完成，允許在初始結果未達最優(yōu)時(shí)對打包決策進(jìn)行重新審查。時(shí)序驅動(dòng)打包迭代流程替換了無(wú)關(guān)邏輯打包(unrelated logic packing)。

　　賽靈思物理綜合與優(yōu)化中包含不同級別的優(yōu)化。第一級優(yōu)化是在 ISE 6.1i 軟件中引入的，從進(jìn)行邏輯變換開(kāi)始，其中包括扇出控制、邏輯復制、擁塞控制，以及改進(jìn)的延遲估計。這些例程使設計實(shí)現了更高效的打包和布局，達到了更快的時(shí)鐘頻率和更高密度的邏輯利用率。

　　下一級增加了邏輯與寄存器優(yōu)化;Map 可重新安排單元以改進(jìn)關(guān)鍵路徑延遲。這些變換為滿(mǎn)足設計時(shí)序要求提供了極大的靈活性。使用了大量不同技術(shù)(包括內部引腳交換、基本單元切換，以及邏輯重組)將物理單元轉換成邏輯上等效的不同結構，以滿(mǎn)足設計要求。

　　ISE 8.1i 軟件引入了另外一級物理綜合：組合邏輯優(yōu)化。該 -logic_opt 開(kāi)關(guān)將開(kāi)啟一個(gè)流程，對設計中的所有組合邏輯進(jìn)行檢查。給定布局和時(shí)序信息，您可以對優(yōu)化 LUT 結構做出更可靠的決策，以改進(jìn)總體設計。

物理綜合與優(yōu)化示例

　　邏輯復制：如果一個(gè) LUT 或觸發(fā)器驅動(dòng)多個(gè)負載，而這些負載中有一個(gè)或多個(gè)負載的放置位置離驅動(dòng)源的距離太遠因而無(wú)法滿(mǎn)足時(shí)序要求時(shí)，可以復制該 LUT 或觸發(fā)器并放置在靠近該組負載的地方，從而減小布線(xiàn)延遲(圖 1)。

　　邏輯重組：如果關(guān)鍵路徑跨越多個(gè)切片中的多個(gè) LUT，可利用較少的切片對該邏輯進(jìn)行重新組織，采用時(shí)序上更高效的 LUT 與多路轉換器組合來(lái)降低該路徑所需的布線(xiàn)資源(圖 2)。

　　基本單元切換：如果一個(gè)功能使用 LUT 和多路轉換器構成，物理綜合與優(yōu)化可對該功能進(jìn)行重新安排，將最快的路徑(一般通過(guò)多路轉換器選擇引腳)分配給最關(guān)鍵的信號(圖 3)。