基于CPLD／FPGA的VHDL語(yǔ)言電路優(yōu)化設計

杜志傳，鄭建立

(上海理工大學(xué) 醫療器械與食品學(xué)院 上海 200093)

0 引 言

VHDL(Very High Speed Integrated Circuit Hardware Description Language)是IEEE工業(yè)標準硬件描述語(yǔ)言，是隨著(zhù)可編程邏輯器件(PLD)的發(fā)展而發(fā)展起來(lái)的。它是一種面向設計、多層次的硬件描述語(yǔ)言，是集行為描述、RTL描述、門(mén)級描述功能為一體的語(yǔ)言，并已成為描述、驗證和設計數字系統中最重要的標準語(yǔ)言之一。由于VHDL在語(yǔ)法和風(fēng)格上類(lèi)似于高級編程語(yǔ)言，可讀性好，描述能力強，設計方法靈活，可移植性強，因此它已成為廣大EDA工程師的首選。目前，使用VHDL語(yǔ)言進(jìn)行CPLD/FPGA設計開(kāi)發(fā)，Altera和Lattice已經(jīng)在開(kāi)發(fā)軟件方面提供了基于本公司芯片的強大開(kāi)發(fā)工具。但由于VHDL設計是行為級設計，所帶來(lái)的問(wèn)題是設計者的設計思想與電路結構相脫節，而且其在設計思路和編程風(fēng)格等方面也存在差異，這些差異會(huì )對系統綜合后的電路整體性能產(chǎn)生重要的影響。

在VHDL 語(yǔ)言電路優(yōu)化設計當中，優(yōu)化問(wèn)題主要包括面積優(yōu)化和速度優(yōu)化。面積優(yōu)化是指CPLD/FPGA的資源利用率優(yōu)化，即用盡可能少的片內資源實(shí)現更多電路功能;速度優(yōu)化是指設計系統滿(mǎn)足一定的速度要求，即用更多的片內資源換取更快的處理速度，常用于視頻信號采集系統和通信系統之中。面積優(yōu)化和速度優(yōu)化通常是一對矛盾，一般情況下，速度指標是首要的，在滿(mǎn)足速度要求的前提下，盡可能實(shí)現面積優(yōu)化。因此，本文結合在設計超聲探傷數據采集卡過(guò)程中的CPLD編程經(jīng)驗，提出串行設計、防止不必要鎖存器的產(chǎn)生、使用狀態(tài)機簡(jiǎn)化電路描述、資源共享，利用E2PROM芯片節省片內資源等方法對VHDL電路進(jìn)行優(yōu)化。

1 VHDL電路優(yōu)化設計的方法

優(yōu)化設計是可編成邏輯設計的精華所在，如何節省所占用的面積、如何提高設計的性能是可編成邏輯設計的核心，這兩點(diǎn)往往也成為一個(gè)設計甚至項目成敗的關(guān)鍵因素。下面結合超聲探傷數據采集卡設計過(guò)程中，并基于A(yíng)ltera公司的EPM7192 CPLD芯片的編程經(jīng)歷來(lái)論述VHDL電路的優(yōu)化方法。

1.1 采用串行設計代替并行設計

串行設計是指把原來(lái)單個(gè)時(shí)鐘周期內完成的并行操作的邏輯功能分割出來(lái)，提取相同的功能單元，在時(shí)間上分時(shí)復用這些功能單元，在滿(mǎn)足系統速度要求的前提下，用多個(gè)時(shí)鐘周期來(lái)完成單個(gè)時(shí)鐘周期即可完成的功能。

根據項目的要求，超聲探傷數據采集卡要有5個(gè)模擬通道，每隔125μs就會(huì )采集到330個(gè)點(diǎn)。如果等5個(gè)超聲通道采樣結束后再進(jìn)行數據處理和傳輸，幾乎是不可能滿(mǎn)足該超聲探傷系統的實(shí)時(shí)性要求，而且數據量也遠遠超過(guò)ARM板上總線(xiàn)接口的傳輸速率2 MB/s。對于這么高的實(shí)時(shí)性要求，最好的解決辦法是在CPLD內部進(jìn)行數據壓縮，即邊采集邊壓縮，以滿(mǎn)足系統使用的ARM板的總線(xiàn)速率要求。經(jīng)過(guò)系統評估，每個(gè)超聲通道只需保留一個(gè)最大值即可滿(mǎn)足系統的性能要求。在這里，通過(guò)在三個(gè)8位數A，B，C中找出最大值的例子來(lái)說(shuō)明串行設計方法的優(yōu)勢，代碼如下所示。

程序一是用并行方法設計，而程序二是采用串行方法設計。從表1的實(shí)驗數據可見(jiàn)，采用串行方法以后，電路的優(yōu)化效果比較明顯。優(yōu)化前，程序一需要消耗38個(gè)宏單元(Micro Cell)，一個(gè)時(shí)鐘周期即可完成找最大值操作;優(yōu)化后，實(shí)現相同的邏輯功能程序二僅需要12個(gè)宏單元，但需要3個(gè)時(shí)鐘周期才能完成一次運算，優(yōu)化率達 68.4%。值得注意的是，此方法是以速度換取資源的方法，只適用于對速度要求不高的系統。

1.2 防止不必要鎖存器的產(chǎn)生

在 VHDL設計中，使用語(yǔ)句不當也是導致電路復雜化的原因之一，這使得綜合后的電路當中存在很多不必要的鎖存器，降低電路的工作速度。因此，在設計一個(gè)邏輯電路時(shí)，設計人員應該避免由于VHDL使用習慣的問(wèn)題，無(wú)意識地在電路中添加不必要的鎖存器。由于IF或者CASE語(yǔ)句較容易引入鎖存器，所以當語(yǔ)句的判斷條件不能覆蓋所有可能的輸入值的時(shí)候，邏輯反饋就容易形成一個(gè)鎖存器。當然，隨著(zhù)高級編譯軟件的出現，如QuartusⅡ7.2，這樣的問(wèn)題通過(guò)編譯軟件已經(jīng)得到很好的解決。對一個(gè)設計人員而言，有意識地防止不必要鎖存器的產(chǎn)生可以加快編譯速度。

在超聲探傷數據采集卡VHDL程序設計當中，涉及10 MHz系統時(shí)鐘clk的同步D觸發(fā)器的設計，即每當clk時(shí)鐘信號的上升沿到來(lái)時(shí)，將輸入信號in的值賦給輸出信號out，代碼如下所示。

通過(guò)對比，程序四比程序三只多了一條空語(yǔ)句，但這樣做可有效防止綜合器生成不必要鎖存器，并提高電路的工作速度。

1.3 使用狀態(tài)機簡(jiǎn)化電路描述

由于狀態(tài)機的結構模式簡(jiǎn)單，有相對固定的設計模板，特別是VHDL支持定義符號化枚舉類(lèi)型狀態(tài)，這就為VHDL綜合器充分發(fā)揮其強大的優(yōu)化功能提供了有利條件。因此采用狀態(tài)機比較容易地設計出高性能的時(shí)序邏輯模塊，在超聲探傷數據采集卡的CPLD程序設計中，使用有限元狀態(tài)機(FSM)設計CY7CA225 1K×16 b FIFO芯片的讀寫(xiě)控制模塊，并且達到很好的效果，邏輯轉換圖如圖1所示。實(shí)踐證明，實(shí)現相同的邏輯功能，使用狀態(tài)機設計能使設計的電路得到更好的優(yōu)化。

1.4 資源共享

資源共享的思想是通過(guò)使用數據緩沖器或多路選擇器等方法來(lái)共享數據通道中占用資源較多的模塊，如算法單元。通過(guò)共享電路單元模塊可有效提高芯片內部資源的利用率，達到優(yōu)化電路的目的。

1.5 利用E2PROM芯片節省片內資源

在用VHDL進(jìn)行項目開(kāi)發(fā)的過(guò)程中，經(jīng)常需要存儲一些配置參數值。理論上講，每存儲一個(gè)字節的配置參數需要使用8個(gè)CPLD宏單元，因此在CPLD內部存儲這些參數并不是好的方案，除非使用的CPLD芯片已集成了E2PROM存儲單元。例如，在設計超聲探傷系統的數據采集卡的過(guò)程中，每個(gè)通道的采樣數都需要保存在CPLD里面。由于項目初期芯片選型不當，選擇一款EPM7192S160-15，該款芯片內部只有192個(gè)宏單元，因此考慮把參數存儲在外擴的 E2PROM芯片24WC02中。經(jīng)實(shí)驗證明，在CPLD內部實(shí)現一個(gè)I2C控制器僅需要43個(gè)宏單元。由此可見(jiàn)，當初始化參數大于5個(gè)的時(shí)候，通過(guò)外擴 E2PROM芯片來(lái)存儲配置參數是可行的，只需在CPLD/FPGA芯片內實(shí)現I2C控制器即可方便地讀寫(xiě)E2PROM存儲芯片。

2 結語(yǔ)

使用VHDL進(jìn)行CPLD/FPGA電路設計時(shí)，要根據實(shí)際項目的具體情況，合理地劃分項目功能，并用VHDL實(shí)現相應的功能模塊。用模塊來(lái)構建系統，可有效地優(yōu)化模塊間的結構和減少系統的冗余度，并在模塊設計過(guò)程中始終貫徹以上的優(yōu)化設計原則，借助于強大的綜合開(kāi)發(fā)軟件進(jìn)行優(yōu)化，才能達到最優(yōu)化電路的目的。