通過(guò)物理綜合與優(yōu)化提升設計性能

工藝技術(shù)的發(fā)展極大地提高了FPGA器件的密度。多個(gè)賽靈思Virtex系列中都包含了超過(guò)1百萬(wàn)系統門(mén)的器件。這種器件密度的提高和300mm晶圓片的使用，為FPGA批量生產(chǎn)創(chuàng )造了條件。

曾經(jīng)只能使用ASIC來(lái)實(shí)現的設計現在可以在可編程器件中實(shí)現了。最新的90nm Virtex-4器件提供了超過(guò)200,000個(gè)邏輯單元、6MB的塊RAM和接近100個(gè)DSP塊。創(chuàng )建能夠有效利用這些器件中的可用資源并滿(mǎn)足性能要求的設計是極具挑戰性的工作。幸運的是，今天的EDA軟件工具已經(jīng)發(fā)展到能夠應對這些挑戰了。

邏輯優(yōu)化、邏輯布局和最小化互連延遲都是實(shí)現最大性能的重要工作。時(shí)序驅動(dòng)綜合技術(shù)對設計性能提供了重大改進(jìn)。影響時(shí)序驅動(dòng)綜合的限制因素是估計布線(xiàn)延遲的精度。

物理綜合――基于物理布局和布線(xiàn)信息進(jìn)行綜合――是有效解決這些問(wèn)題的最前沿技術(shù)。物理綜合與優(yōu)化把綜合引入到網(wǎng)表生成后的實(shí)現決策中，從而進(jìn)一步擴展了這一技術(shù)。這將允許在實(shí)現時(shí)根據實(shí)際的布局布線(xiàn)信息對綜合映射與打包決策進(jìn)行動(dòng)態(tài)復查。

物理綜合與優(yōu)化的優(yōu)點(diǎn)

邏輯層次之間的互連延遲受邏輯單元布局的接近性、布線(xiàn)擁塞和網(wǎng)絡(luò )之間對快速布線(xiàn)資源的局部競爭的影響。解決這一問(wèn)題的方法是在映射、布局和布線(xiàn)期間重新審查綜合決策。在映射階段，可以根據每個(gè)時(shí)序路徑的緊急程度對網(wǎng)表進(jìn)行重新優(yōu)化、打包和布局。這一方法減少了達到時(shí)序收斂所需的實(shí)現次數。

物理綜合與優(yōu)化流程

賽靈思ISE軟件提供了多個(gè)實(shí)現物理綜合與優(yōu)化的軟件選項。您可以根據您的設計的具體需求單獨或合并使用這些選項。

――定義時(shí)序要求

進(jìn)行有效物理綜合的最重要一步是建立準確全面的時(shí)序約束。有了這些約束，實(shí)現工具就基于可靠信息做出決策，從而改善總體效果。對那些具有嚴格要求的時(shí)鐘和I/O引腳進(jìn)行約束，以減輕剩余設計部分的工作。

定義這些時(shí)序約束的最輕松途徑是使用ConstraintsEditor。這一圖形工具允許您輸入時(shí)鐘頻率、多周期與虛假路徑(falsepath)約束、I/O時(shí)序要求，以及大量其他澄清性要求。約束被寫(xiě)入一個(gè)用戶(hù)約束文件(UCF)中，可在任何文本編輯器中進(jìn)行編輯。

如果未提供用戶(hù)定義的時(shí)序約束，ISE.8.1i軟件提供了一個(gè)新功能，將自動(dòng)為每個(gè)內部時(shí)鐘生成時(shí)序約束。在“性能評估模式(PEM)”中，您可以在不必提供時(shí)序目標的情況下獲得高性能的物理綜合與優(yōu)化效果。

――運行全局優(yōu)化

對于包含IP核或其他網(wǎng)表的設計，實(shí)現的轉換(NGDBuild)階段后生成的NGD文件表示整個(gè)設計第一次被完整編譯。全局優(yōu)化是在7.1.01i版本Map中增加的一項新功能，將進(jìn)行完整設計的組裝，并嘗試通過(guò)重新優(yōu)化組合與寄存器邏輯來(lái)提高設計性能。全局優(yōu)化（命令行鍵入map?Cglobal_opt）顯示可提高設計時(shí)鐘頻率平均7%。

還有兩個(gè)選項可以讓您在此階段進(jìn)一步控制優(yōu)化的完成：時(shí)序調整(retiming)(map-retiming)將前后移動(dòng)寄存器以平衡組合邏輯延遲，和等效寄存器刪除(map-equivalent_register_removal)將通過(guò)冗余功能性刪除寄存器。

――允許時(shí)序驅動(dòng)打包與布局

時(shí)序驅動(dòng)打包與布局是物理綜合實(shí)現流程的核心。當您采用這個(gè)選項(map-timing)，布局布線(xiàn)的布局階段將在Map中完成，允許在初始結果未達最優(yōu)時(shí)對打包決策進(jìn)行重新審查。時(shí)序驅動(dòng)打包迭代流程替換了無(wú)關(guān)邏輯打包（unrelatedlogicpacking）。

賽靈思物理綜合與優(yōu)化中包含不同級別的優(yōu)化。第一級優(yōu)化是在ISE6.1i軟件中引入的，從進(jìn)行邏輯變換開(kāi)始，其中包括扇出控制、邏輯復制、擁塞控制，以及改進(jìn)的延遲估計。這些例程使設計實(shí)現了更高效的打包和布局，達到了更快的時(shí)鐘頻率和更高密度的邏輯利用率。

下一級增加了邏輯與寄存器優(yōu)化；Map可重新安排單元以改進(jìn)關(guān)鍵路徑延遲。這些變換為滿(mǎn)足設計時(shí)序要求提供了極大的靈活性。使用了大量不同技術(shù)（包括內部引??換、基本單元切換，以及邏輯重組）將物理單元轉換成邏輯上等效的不同結構，以滿(mǎn)足設計要求。

ISE8.1i軟件引入了另外一級物理綜合：組合邏輯優(yōu)化。該-logic_opt開(kāi)關(guān)將開(kāi)啟一個(gè)流程，對設計中的所有組合邏輯進(jìn)行檢查。給定布局和時(shí)序信息，您可以對優(yōu)化LUT結構做出更可靠的決策，以改進(jìn)總體設計。

物理綜合與優(yōu)化示例

邏輯復制：如果一個(gè)LUT或觸發(fā)器驅動(dòng)多個(gè)負載，而這些負載中有一個(gè)或多個(gè)負載的放置位置離驅動(dòng)源的距離太遠因而無(wú)法滿(mǎn)足時(shí)序要求時(shí)，可以復制該LUT或觸發(fā)器并放置在靠近該組負載的地方，從而減小布線(xiàn)延遲（圖1）。

邏輯重組：如果關(guān)鍵路徑跨越多個(gè)切片中的多個(gè)LUT，可利用較少的切片對該邏輯進(jìn)行重新組織，采用時(shí)序上更高效的LUT與多路轉換器組合來(lái)降低該路徑所需的布線(xiàn)資源（圖2）。

基本單元切換：如果一個(gè)功能使用LUT和多路轉換器構成，物理綜合與優(yōu)化可對該功能進(jìn)行重新安排，將最快的路徑（一般通過(guò)多路轉換器選擇引腳）分配給最關(guān)鍵的信號（圖3）。

引腳轉換：LUT的每個(gè)輸入引腳可能有不同的延遲，所有Map擁有交換引腳（以及關(guān)聯(lián)的LUT等式）的能力，以便將最關(guān)鍵的信號放置在最快的引腳上（圖4）。

結論

賽靈思工具集中的物理綜合與優(yōu)化功能將進(jìn)一步走向成熟并隨著(zhù)每個(gè)軟件版本的發(fā)布進(jìn)行擴展。伴隨效果質(zhì)量的改進(jìn)，您可以期待著(zhù)對優(yōu)化類(lèi)型的更多控制。其他計劃中的強化措施還包括在再優(yōu)化階段考慮更多設計單元（例如允許將寄存器移入和移出I/O塊或塊RAM和DSP塊等專(zhuān)門(mén)功能），以及將布線(xiàn)階段包含進(jìn)物理綜合迭代過(guò)程，以及優(yōu)化系統。

賽靈思ISE軟件中的物理綜合與優(yōu)化工具是為在實(shí)現的打包和布局階段對您的FPGA設計的結構進(jìn)行重新檢查而創(chuàng )建的。給定時(shí)序約束和物理版圖信息，在映射和布局布線(xiàn)階段優(yōu)化綜合決策可極大地改進(jìn)結果。