在 Chiplet 時(shí)代如何規劃芯片布局

3D-IC 和異構芯片將使物理布局工具發(fā)生重大改變，其中 Chiplet 的放置和信號的布線(xiàn)會(huì )對整體系統的性能和可靠性產(chǎn)生重大影響。

EDA 供應商非常清楚這些問(wèn)題，并正在努力尋找解決方案。3D-IC 面臨的最大挑戰是散熱。邏輯通常會(huì )產(chǎn)生最多的熱量，而將邏輯芯片堆疊在其他邏輯芯片之上需要一種方法來(lái)散熱。在平面 SoC 中，這通常依賴(lài)散熱器或基板來(lái)處理。但在 3D-IC 中，需要減薄基板以盡量縮短信號必須傳輸的距離，這會(huì )降低基板的傳熱能力。此外，熱量可能會(huì )滯留在芯片之間，因此散熱器不再備選。解決這個(gè)問(wèn)題的方法是仔細配置不同的層，以便熱量分散到整個(gè)芯片上，或限制其在可以有效去除熱量的區域，這需要內置到自動(dòng)化工具中。

Alphawave Semi 首席技術(shù)官 Tony Chan Carusone 表示：「向 Chiplet 設計范式的過(guò)渡將影響現代布局布線(xiàn)設計流程，需要優(yōu)化芯片之間的邏輯分區。這意味著(zhù)基于芯片的系統的布局布線(xiàn)設計流程必須考慮多芯片集成、異構技術(shù)的潛力，并管理高密度芯片間互連的復雜性。這將需要了解不同制造和封裝技術(shù)提供的可能性和限制?！?/span>

經(jīng)過(guò)數十年關(guān)于堆疊芯片的討論和 PowerPoint 演示，芯片行業(yè)已經(jīng)沒(méi)有其他選擇了。芯片制造商已經(jīng)在設計邏輯芯片堆疊和存儲芯片堆疊，并且隨著(zhù)平面縮放的成本不斷增加，依賴(lài)某種類(lèi)型的高級封裝和 Chiplet 的系統設計是提高性能的最佳選擇，尤其是對于人工智能和其他高性能計算應用。

事實(shí)上，Yole 預測，從 2025 年開(kāi)始，大多數服務(wù)器芯片將使用 Chiplet 構建，超過(guò) 50% 的批量客戶(hù)端 PC 將使用 Chiplet。這些數字增加了對適應工具和工作流程需求的緊迫性。

布局規劃、布局、時(shí)鐘和布線(xiàn)是布局布線(xiàn)流程的四個(gè)主要階段。布局規劃探索發(fā)生在流程的早期，設計師將大型功能模塊放置在芯片的不同區域，確定連接性，以及應該將哪個(gè)模塊放在什么旁邊。在此階段，模塊具有將整個(gè)芯片區域劃分為粗分區的邊界。然后將標準單元作為定義的模塊放置在每個(gè)邊界內。這些是遵守代工廠(chǎng)設計審查手冊中規定的小型庫單元。然后，它們根據本地連接通過(guò)互連相互布線(xiàn)。從總體上看，布局規劃步驟包含頂層連接的抽象視圖。

「在實(shí)際布局中，你是在對所有標準單元和宏進(jìn)行詳細布局，」Cadence 產(chǎn)品管理組總監 Vinay Patwardhan 說(shuō)道?！覆季€(xiàn)是連接它們的下一步。每到下一個(gè)階段，設計中的信息都會(huì )越來(lái)越多?！?/span>

關(guān)于材料的基本決定，例如是否使用銅或光互連，是在早期探索階段或系統設計階段，甚至在平面規劃之前就已簽署的。

雖然這些步驟仍然按照傳統順序執行，但游戲已經(jīng)從經(jīng)典棋局轉變?yōu)槿S國際象棋。Synopsys 3D-IC 產(chǎn)品管理高級總監 Kenneth Larsen 表示：「現在有點(diǎn)復雜了。當我們談?wù)?2.5/3D 以及向多芯片設計的過(guò)渡時(shí)，芯片之間的距離非常近，這帶來(lái)了許多新挑戰。當我們構建具有多個(gè)硅芯片的系統時(shí)，它們會(huì )非常緊密地連接在一起。它們可能堆疊在一起，并且會(huì )相互影響。其中一個(gè)問(wèn)題是向系統供電。另一個(gè)問(wèn)題是熱問(wèn)題，因為距離很近。熱問(wèn)題正在成為一階效應，而將零件放入布局規劃中的位置可能會(huì )影響設計中的熱量或溫度逸出?！?/span>

現在，所有這些都發(fā)生在三維空間中，設計中必須考慮到每個(gè)維度。Patwardhan 說(shuō)：「現在，你不僅要考慮平面檢查，還要考慮放置物體與頂層和底層之間的相互作用，而不是只考慮平面檢查。在 3D-IC 堆疊芯片設計中，下層很多時(shí)候位于高級封裝的頂部，它與旁邊的 HBM 或其他存儲元件通信，也與位于其頂部的物體通信。你需要在 z 維度上觀(guān)察來(lái)自頂部芯片的耦合效應，觀(guān)察增加的電阻率，還要觀(guān)察存在同步時(shí)鐘的跨芯片的時(shí)序路徑。必須在放置流程的早期對兩個(gè)芯片之間的緊密通信進(jìn)行建模，在規劃芯片間連接流程時(shí)也是如此?！?/span>

這里還有另一個(gè)重要方面需要考慮?！赣捎谶@些都是堆疊的金屬連接，因此金屬層之間的高導電性，會(huì )產(chǎn)生煙囪效應，在高功率密度區域可能會(huì )出現非常高的散熱量，」Patwardhan 說(shuō)?！改憧赡軡M(mǎn)足了時(shí)序或功率要求，但你可能沒(méi)有將熱作為一級效應考慮在內，現在你必須這樣做了?！?/span>

熱效應

人們越來(lái)越意識到熱效應（尤其是 3D 結構中的熱串擾）的重要性，這影響了設計團隊在此過(guò)程中的工作方式，打破了專(zhuān)業(yè)之間的壁壘?！笩釂?wèn)題一直是一個(gè)難題，」Larsen 說(shuō)?！敢郧?，你把它丟給專(zhuān)家，他會(huì )回應說(shuō)，『我們有一個(gè)熱問(wèn)題，你需要限制芯片?！坏F在，我們在設計過(guò)程中更早地引入了這些多物理效應的模擬，比 10 年前更早?！?/span>

西門(mén)子 EDA 研發(fā)總監 Kai-Yuan (Kevin) Chao 對此表示贊同?！肝锢碓O計中的熱規劃至關(guān)重要，因為大多數高性能 CPU 都具有加速和功率節流功能，以管理硬限晶體管結溫，從而確保芯片可靠性。簡(jiǎn)而言之，使用平面圖進(jìn)行最壞情況下的功率瓦特熱模擬的固定狀態(tài)，其意義不如在多個(gè)細分市場(chǎng)中模擬目標應用工作負載的意義，這些工作負載在不同內核和內存上運行，在該產(chǎn)品的冷卻使用下以各種組合運行?！?/span>

減少熱傳感器之間的節流裕度對于測量最關(guān)鍵工作負載引起的熱點(diǎn)非常重要。這決定了不同處理元件之間的距離，以及/或者如何劃分和優(yōu)先處理各種操作。

Chao 指出：「由于電壓/頻率上下限的持續時(shí)間會(huì )影響性能和計算吞吐量，因此還需要瞬態(tài)熱功率斜坡建模和內部模擬調整溫度敏感參數（如泄漏）?！辜煞€壓器電感器和用于封裝設計和冷卻設計系統的走線(xiàn)也需要來(lái)自芯片設計的早期功率和熱圖，以協(xié)調組裝和產(chǎn)品發(fā)布。因此，從 RTL 前架構階段到最終的流片前布局階段，物理平面圖（包括 I/O）和一致的功率瓦特收斂也很重要?！?/span>

圖 1：布局規劃與熱管理的相互作用。來(lái)源：Synopsys

甚至在設計師深入研究復雜的多物理場(chǎng)之前，布局規劃就可以提示哪里可能存在熱問(wèn)題。Arteris 產(chǎn)品管理和營(yíng)銷(xiāo)副總裁 Andy Nightingale 表示：「一旦我們在屏幕上看到布局視圖并開(kāi)始進(jìn)行 NoC 設計，我們就可以看到哪里存在擁塞點(diǎn)。這些高密度連接可以被視為設計中的熱點(diǎn)?！?/span>

所有這些都凸顯了為什么 EDA 公司鼓勵用戶(hù) shift left。Patwardhan 說(shuō)：「如果你在進(jìn)行信號完整性感知布線(xiàn)，你必須在流程早期進(jìn)行建模。你的模型有多好將決定你在設計階段結束時(shí)的準確性有多強。我們必須在流程的早期階段進(jìn)行一些額外的簽核檢查或熱分析檢查，以及信號和電源完整性分析。因此，如果我們談?wù)摰氖菃卧墑e的多芯片布局，無(wú)論它們是 2.5D 配置，還是堆疊芯片配置，許多系統級簽核檢查都必須在實(shí)施流程的早期進(jìn)行建模。我們必須想出新的抽象方法，一些新的方法讓布局環(huán)境處理多個(gè)對象，一次優(yōu)化更多參數，并做得足夠好，以便在有工程變更單 (ECO) 時(shí)不必重新打開(kāi)每個(gè)設計。從運行時(shí)間的角度或設計方法的角度來(lái)看，過(guò)早地將所有東西都納入進(jìn)來(lái)并不實(shí)際，但我們可以在早期做足夠多的工作，以確保減少第一次通過(guò)后的迭代?！?/span>

展望 AI 未來(lái)

大家一致認為 EDA 已經(jīng)是 AI 的一種，因為它一直是人類(lèi)設計師基于算法的輔助工具。不過(guò)，工具仍在不斷發(fā)展。EDA 供應商現在正在考慮擴展，例如為工具提供生成式 AI 副駕，以及更多地整合多物理模擬，同時(shí)開(kāi)發(fā)專(zhuān)門(mén)用于處理多芯片和多維結構的設計引擎。

希望人工智能能將預測智能帶入傳統的布局布線(xiàn)?！肝覀円呀?jīng)擅長(cháng)將先進(jìn)算法集成到 NoC 設計中，以實(shí)現各種優(yōu)化，」Nightingale 說(shuō)道?！赶乱徊桨l(fā)展是基于歷史數據（甚至可能是實(shí)時(shí)分析）預測和優(yōu)化平面規劃和布局布線(xiàn)結果。我們與生態(tài)系統合作伙伴之間也需要進(jìn)行跨領(lǐng)域的密切合作，以盡更多努力使設計保持在給定的約束范圍內?！?/span>

學(xué)術(shù)界也在提供幫助。麻省理工學(xué)院剛剛宣布了一種新的基于人工智能的方法，命名為虛擬節點(diǎn)圖神經(jīng)網(wǎng)絡(luò ) (VGNN)，使用虛擬節點(diǎn)來(lái)表示聲子，以加快對材料熱性能的預測。該論文的作者聲稱(chēng)，僅在個(gè)人計算機上運行 VGNN 就能在幾秒鐘內計算出幾千種材料的聲子色散關(guān)系。

結論

當今的 Chiplet 、系統和封裝設計人員面臨著(zhù)更多的技術(shù)多樣性和系統協(xié)同優(yōu)化要求?！富甯?、更復雜，包括中介層和埋入基板的硅橋，它們需要 EDA 路由器處理不同層次材料之間快速增長(cháng)的線(xiàn)路連接，并采用特定的設計規則和高速電氣和熱機械約束來(lái)提高生產(chǎn)率，」西門(mén)子的 Chao 表示?！复送?，特殊的布線(xiàn)要求需要 EDA 創(chuàng )新，例如基板電容器和光學(xué)元件。細間距混合鍵合使單時(shí)鐘周期互連能夠在垂直跨芯片 3D 規劃中進(jìn)行單元級時(shí)序和 I/O 布局。盡管如此，增加封裝中芯片中的晶體管需要更高效的電力傳輸和散熱。例如，臺積電在其未來(lái)的 HPC/AI 3D-IC 配置中添加了 IVR。包括液體冷卻在內的集成散熱器解決方案在 NVIDIA 的新產(chǎn)品中得到了共同優(yōu)化?！?/span>

功率和散熱是日益嚴峻的挑戰?！赋藶闈M(mǎn)足 2nm 以下熱設計需求而引入的背面供電網(wǎng)絡(luò )外，如果產(chǎn)品設計中包含集成封裝/系統液體冷卻，熱感知布局和布局規劃要求（例如多芯片模塊微通道冷卻協(xié)同設計）可能會(huì )重新出現，」Chao 繼續說(shuō)道?！冈谟啥鄠€(gè)利益相關(guān)者共同擁有的協(xié)同開(kāi)發(fā)過(guò)程中，具備多物理場(chǎng)意識的早期物理設計將非常有益，因為在驗證后的 Chiplet 組裝階段，不切實(shí)際的假設可能會(huì )帶來(lái)非常昂貴的修復成本?！?/span>

在優(yōu)化 3D-IC 設計流程之前，還有很長(cháng)的路要走?！肝覀儸F在才剛剛開(kāi)始這段旅程，」Cadence 的 Patwardhan 說(shuō)道?！肝覀冮_(kāi)發(fā)了一些相當不錯的算法，可以同時(shí)進(jìn)行 3D 布局、3D 平面規劃、熱感知 3D 平面規劃和布局。但是現在設計界和 EDA 界的每個(gè)人都非常保守，為堆疊芯片設計留出了額外的余地，因為我們正處于流程開(kāi)發(fā)和早期測試芯片的階段。在很短的時(shí)間內，我們將從我們的學(xué)習中研發(fā)優(yōu)化的流程，就像我們在 finFET 和 GAA 型晶體管時(shí)代快速發(fā)展一樣?，F在，堆疊芯片只是增加了一個(gè)維度的額外挑戰。我們很快就能為復雜的 3D-IC 設計提出優(yōu)化且完全自動(dòng)化的 3D 布局和布線(xiàn)流程，這只是時(shí)間問(wèn)題?！?/span>