IMEC發(fā)布1nm以下制程藍圖：FinFET將于3nm到達盡頭
加入技術(shù)交流群
近日，比利時(shí)微電子研究中心(IMEC)發(fā)表1納米以下制程藍圖，分享對應晶體管架構研究和開(kāi)發(fā)計劃。
本文引用地址：http://dyxdggzs.com/article/202305/447210.htm外媒報導，IMEC制程藍圖顯示，FinFET晶體管將于3納米到達盡頭，然后過(guò)渡到Gate All Around(GAA)技術(shù)，預計2024年進(jìn)入量產(chǎn)，之后還有FSFET和CFET等技術(shù)。
△Source：IMEC
隨著(zhù)時(shí)間發(fā)展，轉移到更小的制程節點(diǎn)會(huì )越來(lái)越貴，原有的單芯片設計方案讓位給小芯片(Chiplet)設計。IMEC的制程發(fā)展愿景，包括芯片分解至更小，將緩存和存儲器分成不同的晶體管單元，然后以3D排列堆疊至其他芯片功能上。這方法嚴重依賴(lài)后端供電網(wǎng)絡(luò )(BPDN)，將所有供電改到晶體管背面。
△Source：IMEC
借助系統技術(shù)合作最佳化，IMEC重新思考設計過(guò)程，對系統和目標應用需求建立結構模式，然后利用這些知識提供資訊設計芯片。芯片拆分為獨立單元，以使用不同類(lèi)型晶體管最佳化每個(gè)單元的性能特征，從而降低成本。其目標之一就是將緩存及存儲器拆分到獨立3D堆疊設計層，降低芯片堆疊的復雜性。
△Source：IMEC
“CMOS 2.0”制程被認為是通往真正3D芯片之路，目前AMD利用3D V-Cache技術(shù)將L3暫存堆疊在計算芯片頂部以增加容量。而IMEC的想法則是將整個(gè)緩存層次包含于自己架構，L1、L2和L3緩存垂直堆疊在構成處理核心的晶體管上。每層緩存都將用最適合的晶體管創(chuàng )建，由于SRAM微縮大幅減緩，這意味著(zhù)可以讓SRAM未來(lái)使用舊節點(diǎn)以降低成本，理想情況下3D堆疊還可幫助緩解與大型緩存相關(guān)的延遲問(wèn)題。
評論