imec觀(guān)點(diǎn)：微影圖形化技術(shù)的創(chuàng )新與挑戰

此篇訪(fǎng)談中，比利時(shí)微電子研究中心（imec）先進(jìn)圖形化制程與材料研究計劃的高級研發(fā)SVP Steven Scheer以近期及長(cháng)期發(fā)展的觀(guān)點(diǎn)，聚焦圖形化技術(shù)所面臨的研發(fā)挑戰與創(chuàng )新。本篇訪(fǎng)談內容，主要講述這些技術(shù)成果的背后動(dòng)力，包含高數值孔徑（high NA）極紫外光（EUV）微影技術(shù)的進(jìn)展、新興內存與邏輯組件的概念興起，以及減少芯片制造對環(huán)境影響的需求。

怎么看待微影圖形化這塊領(lǐng)域在未來(lái)2年的發(fā)展？
Steven Scheer表示：「2019年，極紫外光（EUV）微影技術(shù)在先進(jìn)邏輯晶圓廠(chǎng)進(jìn)入量產(chǎn)，如今動(dòng)態(tài)隨機存取內存（DRAM）廠(chǎng)商也對采用EUV制程越來(lái)越感興趣。這一切都要歸功于艾司摩爾（ASML）的傾心傾力與堅持研發(fā)，有了他們的助力，這項技術(shù)才能取得超乎意料的重大突破。新一波革命是引進(jìn)高數值孔徑（0.55NA）的EUV微影技術(shù)，把光學(xué)成像的半間距（half pitch）縮小至8nm。
新一波革命是引進(jìn)高數值孔徑（0.55NA）的EUV微影技術(shù)，把光學(xué)成像的半間距縮小至8nm。
為了推動(dòng)業(yè)界采用高數值孔徑的EUV微影技術(shù)，imec與艾司摩爾正在連手創(chuàng )建高數值孔徑極紫外光實(shí)驗室（High NA EUV Lab），用來(lái)滿(mǎn)足High-NA芯片制造商在早期開(kāi)發(fā)階段的需求。同時(shí)，我們也在更廣泛的生態(tài)系與圖形化設備與材料廠(chǎng)商合作，藉此開(kāi)放High NA實(shí)驗室的資源，并籌備EUV光阻劑材料、涂料底層、干式蝕刻、光罩、分辨率增益技術(shù)（resoulution enhancement technique）與量測技術(shù)?！?br/>
引進(jìn)High NA技術(shù)有何優(yōu)先考慮？
「High NA工具的可用性顯然是首要之務(wù)。在模塊與光學(xué)組件的整合技術(shù)方面，艾司摩爾與蔡司目前取得亮眼進(jìn)展。雖說(shuō)在制程方面，為了引進(jìn)低數值孔徑（low NA）的EUV技術(shù)，創(chuàng )新的解決方案至今仍在持續開(kāi)發(fā)，但未來(lái)還需更多的技術(shù)革命，才能有效導入High NA EUV技術(shù)。除了High NA工具，EUV光阻劑一直是imec與生態(tài)系伙伴的研發(fā)重心之一。High NA EUV微影技術(shù)的進(jìn)展將能在較短的焦點(diǎn)深度（depth of focus）下，進(jìn)一步提升光學(xué)分辨率并縮小組件的特征尺寸。這自然會(huì )導致光阻薄膜的厚度下降，因此需要利用新興光阻劑與涂料，以?xún)?yōu)化蝕刻階段的EUV吸收與圖形轉移。
此外，我們還要持續推動(dòng)改良隨機性粗糙度的問(wèn)題，甚至是我們幾年前發(fā)現采用EUV進(jìn)行圖形化所面臨的光阻劑缺陷問(wèn)題。就光阻劑的圖形化性能來(lái)說(shuō)，過(guò)去都以分辨率（resolution）、線(xiàn)邊緣粗糙度（LER）或局部線(xiàn)寬均勻度（LCDU）以及敏感度（sensitivity）為性能指針，三者合稱(chēng)為RLS參數。
但現在考慮到隨機性的重要，因此在早期研發(fā)階段新增了第四個(gè)圖形化性能指針，也就是缺陷（failure），藉此反映制程受隨機性影響的操作范圍限制。針對由光阻系統誘發(fā)的隨機缺陷，我們相信勢必會(huì )有解決方案能減緩這些問(wèn)題，同時(shí)放寬制程的操作范圍，并降低光阻劑量，我們也計劃攜手伙伴在High NA實(shí)驗室一同展示這些新技術(shù)。
降低特征尺寸與光阻薄膜厚度也會(huì )影響量測技術(shù)。除了轉印性能，大幅降低光學(xué)成像尺寸有可能會(huì )拉低準度（accuracy）與精度（precision），進(jìn)而帶給量測與檢測性能負面影響。

如何協(xié)助應對EUV光阻劑的挑戰？
「針對傳統多成分混合光阻系統的化學(xué)隨機性問(wèn)題，也就是除了散射噪聲以外的隨機現象，我們正在研發(fā)新興材料。例如，含金屬光阻劑或單成分光阻劑。imec持續協(xié)助材料供貨商進(jìn)行概念開(kāi)發(fā)及像是污染風(fēng)險和制程整合技術(shù)等關(guān)鍵問(wèn)題評估。
新型High NA EUV光阻系統的研發(fā)工作不能各自為政，為了達到最佳成效，就必須在涂料工程、新型硬罩與高選擇性蝕刻制程方面進(jìn)行協(xié)同優(yōu)化。面對這項挑戰，imec近期開(kāi)發(fā)了用來(lái)配對光阻劑與涂料特性的全新工具箱。經(jīng)過(guò)材料篩選、表面能匹配研究、材料物理特性分析與接口工程，采用旋轉涂布或沉積制程的涂料底層（underlayer）薄膜就能與光阻劑一起曝光，形成更微距的EUV圖形，并優(yōu)化在LER、敏感度與缺陷度（defectivity）方面的表現。
除此之外，為了加速材料開(kāi)發(fā)，我們建立了圖形化材料特性分析的基礎結構，稱(chēng)之為Attolab的工具箱，用以解析光阻劑與涂料底層在EUV曝光時(shí)的行為表現?，F在研究薄膜與堆棧的吸收系數與層解析（layer-resolved）結構特性時(shí)，就能搭配輻射測量及反射測量，這些技術(shù)都開(kāi)放給Attolab研究伙伴使用。


 
圖一 : 24奈米線(xiàn)寬（line）與間距（space）：金屬氧化物阻劑（metal-oxid resist；MOR）與化學(xué)放大型阻劑（chemically amplified resist；CAR）的圖形化技術(shù)開(kāi)發(fā)。MOR所需的劑量較低，且在厚度較薄的情況下，LER與缺陷表現仍較佳。

為了推動(dòng)新一代微影技術(shù)，imec還探索了哪些發(fā)展方向？
「現階段正在開(kāi)發(fā)幾項新型光罩技術(shù)。為了減少EUV曝光劑的用量，目前鎖定具備低折射率吸收層的光罩技術(shù)展開(kāi)積極研究，因為這些光罩能在使用低曝光劑量的情況下，產(chǎn)生對比度或正規化影像對數斜率（normalized image log slope）較高的空間強度輪廓。
imec也考慮到晶圓圖形化的隨機性誤差與光罩的3D成像效果，也就是光罩3D拓撲空間影像的失真問(wèn)題。晶圓上的隨機缺陷成因很多，光罩的變異性（variability）就是其一。為了解決這項問(wèn)題，我們研究有哪些類(lèi)型的光罩變異性（包含不同粗糙度）較易導致晶圓上的隨機缺陷，以提出光罩及空白光罩的新版規格為目標。
此外，High NA EUV曝光機將會(huì )采用變形鏡片，這使得x軸與y軸的放大倍率并不一致。該變形現象代表著(zhù)晶圓勢必需要進(jìn)行圖形接合，以此取得與其它傳統光刻技術(shù)相同的曝光區域面積。晶圓圖形接合較著(zhù)重在光罩曝光區域邊緣的質(zhì)量，以及可能用來(lái)減緩邊緣缺陷的方案。
深入了解光罩與EUV光學(xué)的交互作用越來(lái)越重要，有鑒于此，imec整合了完整的光罩研發(fā)生態(tài)系統。透過(guò)與光罩及空白光罩廠(chǎng)商合作，我們協(xié)助光罩創(chuàng )新（像是新興吸收劑）產(chǎn)業(yè)化，以及探索光罩的復雜特性（像是變異性或圖形接合），這些都在imec與艾司摩爾共同建立的High NA EUV實(shí)驗室執行并經(jīng)過(guò)模擬。
這些問(wèn)題都不是引進(jìn)High NA EUV技術(shù)的主要障礙。但為了以無(wú)阻、快速且高成本效益的方式引進(jìn)最高效的High NA EUV技術(shù)，積極應對這些挑戰，并提供生態(tài)系統內的關(guān)鍵廠(chǎng)商一套有效的合作平臺，至關(guān)重要。imec與艾司摩爾當初以世界首臺High NA曝光機為中心而創(chuàng )立High NA EUV實(shí)驗室，主要目標就是推動(dòng)業(yè)界盡速導入High NA EUV微影技術(shù)并擴大其產(chǎn)能?！?br/>
圖形化領(lǐng)域在未來(lái)2~5年會(huì )受到什么其它發(fā)展影響？
「除了EUV微影技術(shù)的創(chuàng )新，邏輯及內存的新興組件概念越來(lái)越常采用三維的結構設計，這也會(huì )帶給特殊圖形化技術(shù)一些新的契機。
互補式場(chǎng)效晶體管（CFET）是繼閘極環(huán)繞（GAA）奈米片之后的新一代組件架構，其運用了在FET信道上堆棧另一個(gè)FET組件的概念。制造CFET組件需要具備高深寬比的圖形化步驟，才能制出主動(dòng)組件、閘極、源極／汲極凹槽蝕刻，以及中段制程的M0A層接點(diǎn)。另外，大量的材料蝕刻也將必不可少，像是金屬或介電材料等。
在減少CFET制程復雜度方面，由下而上的沉積設計或區域選擇性沉積（area selective deposition）等創(chuàng )新方法能發(fā)揮重要作用。接著(zhù)，CFET組件可能會(huì )與晶背供電網(wǎng)絡(luò )（BSPDN）整合，使得CFET標準組件從5軌微縮至4軌設計。這種新型布線(xiàn)方法需要高深寬比通孔的蝕刻技術(shù)及自對準的圖形化技術(shù)，且對閘極側壁呈現良好的蝕刻選擇性。

邏輯及內存的新興組件概念越來(lái)越常采用三維的結構設計，這也帶給特殊圖形化技術(shù)新的契機。
在內存方面，動(dòng)態(tài)隨機存取內存（DRAM）目前是以扁深構形的電容作為內存單元。為了增加內存密度而微縮間距時(shí)，電容的橫向關(guān)鍵尺寸（CD）會(huì )持續縮小，且其構形必須越來(lái)越高，才能維持相同的電容。這不僅會(huì )帶來(lái)制造問(wèn)題和產(chǎn)量損失，我們更預期2D DRAM將會(huì )觸碰材料的基本底線(xiàn)。
為了克服這些問(wèn)題，不同的3D DRAM制程現已納入考慮，模塊相關(guān)的主要挑戰也在設法解決?？梢韵胍?jiàn)半導體氧化物等新型材料將會(huì )獲得采用，另以高深寬比蝕刻及橫向凹槽蝕刻等數道步驟作為輔助，但這些在許多方面仍面臨了挑戰。其次，就技術(shù)難度而言，以襯墊層、介電材料及金屬填補縱向孔洞及橫向凹槽預計會(huì )至少與3D NAND閃存技術(shù)相當，極具挑戰?！?br/>
圖二 : imec先進(jìn)圖形化制程與材料研究計劃的高級研發(fā)副主任Steven Scheer。（source:imec）

imec團隊在研究制程與材料時(shí)，如何協(xié)助推動(dòng)永續制造？
「就現況預估，芯片制造約占了0.1%的全球碳排放。雖然如此，由于先進(jìn)制程越來(lái)越復雜，制造邏輯芯片所衍生的二氧化碳排放估計會(huì )在未來(lái)10年翻倍。同時(shí)，晶圓的總產(chǎn)量預計也會(huì )每年增加約8%。若不采取行動(dòng)，芯片制造產(chǎn)生的碳排量將在未來(lái)10年成長(cháng)4倍。根據巴黎協(xié)議，所有產(chǎn)業(yè)都該在每10年減少一半的碳排放。換言之，要是我們「放手不搏」，芯片產(chǎn)業(yè)距離減排目標將會(huì )相差8倍。
因此，imec研究的其中一項重點(diǎn)就是永續性。我們已經(jīng)發(fā)起永續半導體技術(shù)與系統（Sustainable Semiconductor Technologies and Systems）研究計劃，集結芯片制造供應鏈，以?xún)袅闾寂艦楣餐繕?。為了量化一般晶圓廠(chǎng)所帶來(lái)的環(huán)境影響，我們也在建立名叫imec.netzero模擬平臺的虛擬晶圓廠(chǎng)。藉由與設備與材料廠(chǎng)商建立合作，目前已開(kāi)發(fā)的模塊仍在研究測量基準與進(jìn)行驗證。
在2023年國際光電工程學(xué)會(huì )（SPIE）先進(jìn)微影成形技術(shù)會(huì )議（Advanced Lithography and Patterning Conference）上，imec展示了先進(jìn)芯片圖形化制程對碳排放影響的量化評估方案。在imec的實(shí)體晶圓廠(chǎng)，高影響力領(lǐng)域也已確認并鎖定為解決方案的目標。例如，減少含氟的蝕刻氣體用量、減少用水量、回收稀有材料、回收氫氣及降低微影制程的化學(xué)劑量。
在開(kāi)發(fā)新一代技術(shù)的同時(shí)，還要面對其帶來(lái)的環(huán)境影響，似乎是令人卻步的艱難任務(wù)。的確沒(méi)錯，但我們做得到。芯片產(chǎn)業(yè)以創(chuàng )意及創(chuàng )新聞名，而我們現在只需加上一條開(kāi)發(fā)要件：減少環(huán)境影響?！?br/>（Steven Scheer為imec先進(jìn)圖形化制程與材料研究計劃的高級研發(fā)副主任；編譯／吳雅婷）