揭秘3nm/2nm工藝的新一代晶體管結構

一些晶圓代工廠(chǎng)仍在基于下一代全能柵極晶體管開(kāi)發(fā)新工藝，包括更先進(jìn)的高遷移率版本，但是將這些技術(shù)投入生產(chǎn)將是困難且昂貴的。

英特爾、三星、臺積電和其他公司正在為從今天的FinFET晶體管向3nm和2nm節點(diǎn)的新型全柵場(chǎng)效應晶體管（GAA FET）過(guò)渡奠定基礎，這種過(guò)渡將從明年或2023年開(kāi)始。

GAA FET將被用于3nm以下，擁有更好的性能，更低的功耗和更低的漏電壓。雖然GAA FET晶體管被認為是FinFET的演進(jìn)，并且已經(jīng)進(jìn)行了多年研發(fā)，但任何新型晶體管或材料對于芯片行業(yè)來(lái)說(shuō)都是巨大的工程。芯片制造商一直在盡可能長(cháng)地推遲這一行動(dòng)，但是為了繼續微縮晶體管，需要GAA FET。

需要指出的是，雖然同為納米片FET，但GAA架構有幾種類(lèi)型?；旧?，納米片FET的側面是FinFET，柵極包裹著(zhù)它，能夠以較低的功率實(shí)現更高的性能。

圖1：平面晶體管與FinFET以及GAA FET，來(lái)源：Lam Research

“GAA技術(shù)對于晶體管的持續微縮至關(guān)重要。3nm GAA的關(guān)鍵特性是閾值電壓可以為0.3V。與3nm FinFET相比，這能夠以更低的待機功耗實(shí)現更好的開(kāi)關(guān)效果，” IBS首席執行官Handel Jones說(shuō)?！?3nm GAA的產(chǎn)品設計成本與3nm FinFET不會(huì )有顯著(zhù)差異。但GAA的IP認證將是3nm FinFET成本的1.5倍?！?/p>

轉向任何新的晶體管技術(shù)都具有挑戰性，納米片FET的推出時(shí)間表因晶圓廠(chǎng)而異。例如，三星正在量產(chǎn)基于FinFET的7nm和5nm工藝，并計劃在2022到2023年間推出3nm的納米片。同時(shí)，臺積電將把FinFET擴展到3nm，同時(shí)將在2024/2025年遷移到2nm的納米片FET。英特爾和其他公司也在研究納米片。

納米片FET包含多個(gè)組件，包括一個(gè)溝道，該溝道允許電子流過(guò)晶體管。首款納米片FET采用傳統的基于硅的溝道材料，但下一代版本將可能包含高遷移率溝道材料，使電子能夠在溝道中更快地移動(dòng)，提高器件的性能。

高遷移率溝道并不是新事物，已經(jīng)在晶體管中使用了多年。但是這些材料給納米片帶來(lái)了集成方面的挑戰，供應商正在采取不同的方法解決：

在IEDM（國際電子元件會(huì )議）上，英特爾發(fā)表了一篇有關(guān)應變硅鍺（SiGe）溝道材料的納米片pMOS器件的論文。英特爾使用所謂的“溝道優(yōu)先”流程開(kāi)發(fā)該器件。

IBM正在使用不同的后溝道工藝開(kāi)發(fā)類(lèi)似的SiGe納米片。

其他溝道材料正在研發(fā)中。

芯片微縮的挑戰

隨著(zhù)工藝的發(fā)展，有能力制造先進(jìn)節點(diǎn)芯片的公司數量在不斷減少。其中一個(gè)關(guān)鍵的原因是新節點(diǎn)的成本卻越來(lái)越高，臺積電最先進(jìn)的300mm晶圓廠(chǎng)耗資200億美元。

幾十年來(lái)，IC行業(yè)一直遵循摩爾定律，也就是每18至24個(gè)月將晶體管密度翻倍，以便在芯片上增加更多功能。但是，隨著(zhù)新節點(diǎn)成本的增加，節奏已經(jīng)放慢。最初是在20nm節點(diǎn)，當時(shí)平面晶體管的性能已經(jīng)發(fā)揮到極致，需要用FinFET代替，隨著(zhù)GAA FET的引入，摩爾定律可能會(huì )進(jìn)一步放慢速度。

FinFET極大地幫助了22nm和16/14nm節點(diǎn)改善漏電流?！芭c平面晶體管相比，鰭片通過(guò)柵極在三側接觸，可以更好地控制鰭片中形成的溝道，” Lam Research大學(xué)項目負責人Nerissa Draeger說(shuō)。

在7nm以下，靜態(tài)功耗再次成為嚴重的問(wèn)題，功耗和性能優(yōu)勢也開(kāi)始減少。過(guò)去，芯片制造商可以預期晶體管規格微縮為70%，在相同功率下性能提高40%，面積減少50%?，F在，性能的提升在15- 20%的范圍，就需要更復雜的流程，新材料和不一樣的制造設備。

為了降低成本，芯片制造商已經(jīng)開(kāi)始部署比過(guò)去更加異構的新架構，并且他們對于在最新的工藝節點(diǎn)上制造的芯片變得越來(lái)越挑剔。并非所有芯片都需要FinFET，模擬、RF和其它器件只需要更成熟的工藝，并且仍然有很旺盛的需求。

但數字邏輯芯片仍在繼續演進(jìn)，3nm及以下的晶體管結構仍在研發(fā)。最大的問(wèn)題是，有多少公司將繼續為不斷縮小的晶體管研發(fā)提供資金，以及如何將這些先進(jìn)節點(diǎn)芯片與更成熟的工藝集成到同一封裝或系統中，以及最終效果如何。

UMC業(yè)務(wù)發(fā)展副總裁Walter Ng表示：“這實(shí)際上是晶圓經(jīng)濟。在尖端節點(diǎn)，晶圓成本是天文數字，因此，很少有客戶(hù)和應用能夠負擔得起昂貴的成本。即使對于負擔得起成本的客戶(hù)，他們的某些晶圓尺寸已經(jīng)超過(guò)掩模版最大尺寸，這顯然會(huì )帶來(lái)產(chǎn)量挑戰?！?/p>

成熟節點(diǎn)和先進(jìn)節點(diǎn)的需求都很大。D2S首席執行官Aki Fujimura表示：“芯片行業(yè)出現了分歧，超級計算需求（包括深度學(xué)習和其他應用）需要3nm，2nm等先進(jìn)制程。與此同時(shí)，物聯(lián)網(wǎng)和其他量大、低成本的應用將繼續使用成熟工藝?！?/p>

為什么使用納米片？

最前沿的工藝有幾個(gè)障礙需要克服。當鰭片寬度達到5nm（也就是3nm節點(diǎn)）時(shí)，FinFET也就接近其物理極限。FinFET的接觸間距（CPP）達到了約45nm的極限，金屬節距為22nm。CPP是從一個(gè)晶體管的柵極觸點(diǎn)到相鄰晶體管柵極觸點(diǎn)間的距離。

一旦FinFET達到極限，芯片制造商將遷移到3nm / 2nm甚至更高的納米片FET。當然，FinFET仍然適用于16nm / 14nm至3nm的芯片，平面晶體管仍然是22nm及以上的主流技術(shù)。

全方位柵極不同于FinFET。Lam的Draeger解釋說(shuō)：“全能門(mén)或GAA晶體管是一種經(jīng)過(guò)改進(jìn)的晶體管結構，其中柵極從各個(gè)側面接觸溝道并實(shí)現進(jìn)一步微縮。早期的GAA設備將使用垂直堆疊的納米片。它們由單獨的水平板構成，四周均由門(mén)材料包圍。相對于FinFET，提供了改進(jìn)的溝道控制?！?/p>

在納米片FET中，每個(gè)小片都構成一個(gè)溝道。第一代納米片FET的pFET和nFET器件都將是硅基溝道材料。第二代納米片很可能將使用高遷移率的材料用于pFET，而nFET將繼續使用硅。

納米片FET由兩片或更多片組成。最近，Letti展示了具有7片的納米FET。Leti的高級集成工程師Sylvain Barraud在論文中說(shuō)，7片的GAA與通常的2級堆疊納米板GAA晶體管相比，具有3倍的性能改進(jìn)。

從表面上看，3nm FinFET和納米片相比的微縮優(yōu)勢似乎很小。最初，納米片FET可能具有44nm CPP，柵極長(cháng)度為12nm。

但是，納米片相比FinFET具有許多優(yōu)勢。使用FinFET，器件的寬度是確定的。但是，使用納米片，IC供應商有能力改變晶體管中片的寬度。例如，具有更寬的片的納米片提供更高的驅動(dòng)電流和性能。窄的納米片具有較小的驅動(dòng)電流，占用的面積也較小。

Imec CMOS技術(shù)高級副總裁Sri Samavedam說(shuō)：“ GAA架構進(jìn)一步改善了縮小柵極長(cháng)度的短溝道控制，而堆疊的納米片則提高了單位面積的驅動(dòng)強度?！?/p>

除了技術(shù)優(yōu)勢外，代工廠(chǎng)也在開(kāi)發(fā)納米片FET，這讓客戶(hù)選擇面臨困難。

按照現在的情況，三星計劃在2022/2023年間推出全球首個(gè)3nm的納米片?！帮L(fēng)險試產(chǎn)有50%的概率在2022年第四季度。大批量生產(chǎn)的時(shí)間有60%的概率在2023年Q2至Q3?！?IBS的瓊斯說(shuō)。

使用新晶體管會(huì )帶來(lái)一些成本和上市時(shí)間風(fēng)險?？紤]到這一點(diǎn)，客戶(hù)還有其他選擇。例如，臺積電計劃將FinFET擴展到3nm，然后再使用納米片。

瓊斯說(shuō)：“三星顯然是3nm GAA的領(lǐng)先者，但臺積電也在開(kāi)發(fā)2024至2025年投產(chǎn)的的2nm GAA。TSMC有出色的營(yíng)銷(xiāo)技巧，吸引了許多大型客戶(hù)使用其3nm FinFET技術(shù)?！?/p>

無(wú)論如何，開(kāi)發(fā)5nm / 3nm及更先進(jìn)制程芯片的成本是天文數字。因此，客戶(hù)正在尋找替代方案，例如先進(jìn)封裝。

“隨著(zhù)芯片尺寸的縮小，越來(lái)越難以在新節點(diǎn)上使用更小的晶體管，重點(diǎn)已轉移，比如先進(jìn)封裝可以獲得更低的功耗，更高速度?！?CyberOptics總裁兼首席執行官Subodh Kulkarni 。