格芯為何放棄7nm轉攻3D封裝

近日，全球第二大晶圓代工廠(chǎng)格芯（GlobalFoundries）宣布，采用12nm FinFET工藝，成功流片了基于A(yíng)RM架構的高性能3D封裝芯片。這意味著(zhù)格芯亦投身于3D封裝領(lǐng)域，將與英特爾、臺積電等公司一道競爭異構計算時(shí)代的技術(shù)主動(dòng)權。

放棄7nm 格芯轉攻3D封裝

據報道，格芯攜手ARM公司驗證了3D設計測試（DFT）方法，可以在芯片上集成多種節點(diǎn)技術(shù)，優(yōu)化邏輯電路、內存帶寬和射頻性能，可向用戶(hù)提供更多差異化的解決方案。格芯平臺首席技術(shù)專(zhuān)家John Pellerin表示：“在大數據與認知計算時(shí)代，先進(jìn)封裝的作用遠甚以往。AI的使用與高吞吐量節能互連的需求，正通過(guò)先進(jìn)封裝技術(shù)推動(dòng)加速器的增長(cháng)?！?/p>

隨著(zhù)運算的復雜化，異構計算大行其道，更多不同類(lèi)型的芯片需要被集成在一起，而依靠縮小線(xiàn)寬的辦法已經(jīng)無(wú)法同時(shí)滿(mǎn)足性能、功耗、面積以及信號傳輸速度等多方面的要求。在此情況下，越來(lái)越多的半導體廠(chǎng)商開(kāi)始把注意力放在系統集成層面，通過(guò)封裝技術(shù)尋求解決方案。這使得3D封裝成為當前國際上幾大主流半導體晶圓制造廠(chǎng)商重點(diǎn)發(fā)展的技術(shù)。

雖然格芯在去年宣布放棄繼續在7nm以及更加先進(jìn)的制造工藝方向的研發(fā)，但這并不意味著(zhù)其在新技術(shù)上再也無(wú)所作為。此次在3D封裝技術(shù)上的發(fā)力，正是格芯在大趨勢下所做出的努力，其新開(kāi)發(fā)的3D封裝解決方案不僅可為IC設計公司提供異構邏輯和邏輯/內存集成途徑，還可以?xún)?yōu)化生產(chǎn)節點(diǎn)制造，從而實(shí)現更低延遲、更高帶寬和更小特征尺寸。

3D封裝成半導體巨頭發(fā)展重點(diǎn)

同為半導體巨頭的英特爾、臺積電在3D封裝上投入更早，投入的精力也更大。去年年底，英特爾在其“架構日”上首次推出全球第一款3D封裝技術(shù)Foveros，在此后不久召開(kāi)的CES2019大展上展出了采用Foveros技術(shù)封裝而成的Lakefield芯片。根據英特爾的介紹，該項技術(shù)的最大特點(diǎn)是可以在邏輯芯片上垂直堆疊另外一顆邏輯芯片，實(shí)現了真正意義上的3D堆疊。

而在日前召開(kāi)的SEMICON West大會(huì )上，英特爾再次推出了一項新的封裝技術(shù)Co-EMIB。這是一個(gè)將EMIB和Foveros技術(shù)相結合的創(chuàng )新應用。它能夠讓兩個(gè)或多個(gè)Foveros元件互連，并且基本達到單芯片的性能水準。設計人員也能夠利用Co-EMIB技術(shù)實(shí)現高帶寬和低功耗的連接模擬器、內存和其他模塊。

臺積電在3D封裝上的投入也很早。業(yè)界有一種說(shuō)法，正是因為臺積電對先進(jìn)封裝技術(shù)的重視，才使其在與三星的競爭中占得優(yōu)勢，獲得了蘋(píng)果的訂單。無(wú)論這個(gè)說(shuō)法是否為真，封裝技術(shù)在臺積電技術(shù)版圖中的重要性已越來(lái)越突出。

在日前舉辦的2019中國技術(shù)論壇（TSMC2019 Technology Symposium）上，臺積電集中展示了從CoWoS、InFO的2.5D封裝到SoIC的3D封裝技術(shù)。CoWoS和InFO采用硅中介層把芯片封裝到硅載片上，并使用硅載片上的高密度走線(xiàn)進(jìn)行互連，從而實(shí)現亞3D級別的芯片堆疊效果。SoIC則是臺積電主推的3D封裝技術(shù)，它通過(guò)晶圓對晶圓（Wafer-on-wafer）的鍵合方式，可以將不同尺寸、制程技術(shù)及材料的小芯片堆疊在一起。相較2.5D封裝方案，SoIC的凸塊密度更高，傳輸速度更快，功耗更低。

對此，半導體專(zhuān)家莫大康表示，半導體廠(chǎng)商希望基于封裝技術(shù)（而非前道制造工藝），將不同類(lèi)型的芯片和小芯片集成在一起，從而接近甚至是達到系統級單芯片（SoC）的性能。這在異構計算時(shí)代，面對多種不同類(lèi)型的芯片集成需求，是一種非常有效的解決方案。

封裝子系統“IP”或將成趨勢之一

產(chǎn)品功能、成本與上市時(shí)間是半導體公司關(guān)注的最主要因素。隨著(zhù)需求的不斷增加，如果非要把所有電路都集成在一顆芯片之上，必然導致芯片的面積過(guò)大，同時(shí)增加設計成本和工藝復雜度，延長(cháng)產(chǎn)品周期，因此會(huì )增大制造工藝復雜度，也會(huì )讓制造成本越來(lái)越高。這也是異構計算時(shí)代，人們面臨的主要挑戰。因此，從技術(shù)趨勢來(lái)看，主流半導體公司依托3D封裝技術(shù)，可以對復雜的系統級芯片加以實(shí)現。

根據莫大康的介紹，人們還在探索采用多芯片異構集成的方式把一顆復雜的芯片分解成若干個(gè)子系統，其中一些子系統可以實(shí)現標準化，然后就像IP核一樣把它們封裝在一起。這或許成為未來(lái)芯片制造的一個(gè)發(fā)展方向。當然，這種方式目前并非沒(méi)有障礙。首先是散熱問(wèn)題。芯片的堆疊會(huì )讓散熱問(wèn)題變得更加棘手，設計人員需要更加精心地考慮系統的結構，以適應、調整各個(gè)熱點(diǎn)。更進(jìn)一步，這將影響到整個(gè)系統的架構設計，不僅涉及物理架構，也有可能會(huì )影響到芯片的設計架構。此外，測試也是一個(gè)挑戰?？梢韵胂笤谝粋€(gè)封裝好的芯片組中，即使每一顆小芯片都能正常工作，也很難保證集成在一起的系統級芯片保持正常。對其進(jìn)行正確測試需要花費更大功夫，這需要從最初EDA的工具，到仿真、制造以及封裝各個(gè)環(huán)節的協(xié)同努力。