基于FPGA的DDS+DPLL跳頻信號源設計

失鎖狀態(tài)如圖9所示。當輸入的基準頻偏離PLL系統的中心頻率合適時(shí)，系統將實(shí)現相位的鎖定，如圖10所示，且鎖定之后可形成固定的相位差。

利用ALTERA自帶的SignalTapⅡ進(jìn)行在線(xiàn)調試如圖11所示，調試后照片如圖12所示。其中參數為：PLL系統的環(huán)路中心頻率為24 414 Hz；單片機產(chǎn)生輸入鑒相頻率為24 348 Hz；分頻器N值為1 024；可變模計數器K值為600；系統輸出頻率為：24 408～24 418Hz(數碼管顯示)。
在PLL的基礎上加入頻率檢測模塊，如圖13所示。圖中：Clk_ref_in為輸入鑒相頻率；Clk_sys為系統工作頻率；Reset為系統復位信號(低電平有效)；Seg[7：0]為數碼管段選輸出；Dig[7：0]為數碼管位選輸出；Clock_out為系統輸出信號(此系統中沒(méi)有實(shí)現倍頻)。

從圖中可以看出：鑒相器輸出了一個(gè)占空比固定的周期信號，并且實(shí)現了較為精確的相位鎖定。

設計中反饋分頻器和環(huán)路濾波器是系統能否成功鎖相的關(guān)鍵。輸入的鑒相頻率應該盡可能的滿(mǎn)足：

clk_in=clk_sys／(2N)

式中：N為系統反饋環(huán)路的分頻值。環(huán)路濾波器和可變模計數器應該滿(mǎn)足關(guān)系式：

K>N／4

即濾波寬度至少大于相位鎖定之后異或門(mén)輸出近似50％方波的高電平寬度，如圖14所示。

3 結論

本文主要研究了一種基于FPAG、自頂向下、模塊化、用于頻率綜合器的全數字鎖相環(huán)設計方法。應用Verilog硬件描述語(yǔ)言使設計更加靈活，不僅縮短了設計周期，而且可實(shí)現復雜的數字電路系統。該設計中的一階DPLL使用Quartus-Ⅱ_10．1軟件進(jìn)行設計綜合，采用Quartus的Cyclone-Ⅱ系列的EP2C8Q208C8 FPGA器件實(shí)現，并使用ModelSim 6．6C軟件進(jìn)行仿真。經(jīng)仿真測試，該PLL具有鎖定相位時(shí)間短，鎖定后相位穩定的特點(diǎn)，最大偏差不超過(guò)10％，已給出測試圖片，從而驗證了設計的正確性。