基于FPGA的DDS+DPLL跳頻信號源設計

摘要：針對跳頻通信系統有固有噪聲的特點(diǎn)，結合DDS+DPLL高分辨率、高頻率捷變速度的優(yōu)點(diǎn)，并采用Altera公司的Quartus-Ⅱ_10．1軟件進(jìn)行設計綜合，提出了一種新型的跳頻信號源。結果表明，該設計中DPLL時(shí)鐘可達到120 MHz，性能較高，而僅使用了30個(gè)LUT和18個(gè)觸發(fā)器，占用資源很少。
關(guān)鍵詞：數字鑒相器；濾波器；數控振蕩器；DPLL

0 引言

軍事通信中，常采用跳頻技術(shù)來(lái)實(shí)現通信信息的保密和抗干擾，尤其是應用在通信系統中抗跟蹤式干擾方面，它是電子對抗中非常重要的一個(gè)研究課題。

最初的頻率綜合器全由模擬電路實(shí)現，由于模擬電路存在溫度漂移、電網(wǎng)電壓等缺點(diǎn)，給系統的同步帶來(lái)困難。隨著(zhù)大規模、超大規模數字集成電路的發(fā)展，在部分應用領(lǐng)域，數字頻率綜合器逐漸取代了模擬頻率綜合器。近年來(lái)隨著(zhù)FPGA和CPLD技術(shù)的迅猛發(fā)展，數字頻率綜合器的實(shí)現方式和工作速度都到了本質(zhì)的改進(jìn)和提高，可以說(shuō)數字頻率綜合器是隨著(zhù)FPGA的發(fā)展而發(fā)展起來(lái)的。

1 各個(gè)功能模塊的組成原理與實(shí)現

1．1 數字鑒相器

在數字鑒相器(異或門(mén)鑒相器)中，首先將輸入信號與本地估算信號進(jìn)行比較(其中，輸入clock_in基準頻率與clk2反饋回來(lái)的頻率相同，只存在相位差)，從而得到一個(gè)表明相位誤差的脈沖輸出，實(shí)際上就是一個(gè)異或門(mén)。系統框圖如圖1所示，仿真結果如圖2所示。

從仿真波形中可以看出：當系統對頻率進(jìn)行鎖定的過(guò)程中，使可變模計數器產(chǎn)生增脈沖(carry)和減脈沖(borrow)信號，鑒相器輸出(xor _out)的是一個(gè)逐漸趨于占空比為50％的方波，從而使輸入基準頻率與反饋頻率鎖定在一個(gè)固定的相位上。

1．2 徘徊濾波器

徘徊濾波器的作用是平滑鑒相器帶來(lái)的相位抖動(dòng)，選用雙向計數器來(lái)實(shí)現該功能，其RTL系統構架如圖3所示。在PLL工作過(guò)程中，環(huán)路鎖定時(shí)，異或門(mén)鑒相器的輸出XOR_OUT是一個(gè)占空比為50％的方波。因為在DPLL的基本結構中，K變?？赡嬗嫈灯魇冀K起作用。因此當環(huán)路鎖定后，如果模數K取值較小，K變?？赡嬗嫈灯鲿?huì )頻繁地周期性輸出進(jìn)位脈沖信號CARRY和借位脈沖信號BORROW，從而在脈沖加減電路中產(chǎn)生周期性的脈沖加入和扣除動(dòng)作，這樣就在脈沖加減電路的輸出信號XOR_OUT中產(chǎn)生了周期性的誤差，稱(chēng)為“紋波”；如果模數K取值足夠大(對于異或門(mén)鑒相器，K應大于M／4)，則這種“紋波”誤差通過(guò)除N計數器后，可以減少到N個(gè)周期出現一次。也就是說(shuō)K變?？赡嬗嫈灯鞯倪M(jìn)位脈沖信號CARRY和借位脈沖信號BORROW的周期是N個(gè)參考時(shí)鐘周期。只有當本地枯算信號與輸入信號的相位誤差在同一極性持續增加時(shí)，計數器會(huì )朝一個(gè)方向計數，直到有進(jìn)位或借位脈沖輸出。該脈沖即是數控振蕩器的控制信號，用以控制數控振蕩器輸出的本地估算脈沖的頻率與相位。由此可見(jiàn)，由于徘徊濾波器的作用，使得鎖相環(huán)只有在本地估算信號與輸入數字的相位有一定的誤差時(shí)，才進(jìn)行調整，以達到平滑噪聲干擾帶來(lái)的相位抖動(dòng)的目的。

若系統失鎖，如圖4所示，則異或門(mén)鑒相器(xor_out)輸出的不是一個(gè)占空比固定的周期信號。從而使反饋的信號(clock_back)無(wú)法跟蹤輸入的基準信號(clock_in)，即無(wú)法形成一個(gè)固定的相位差。