基于FPGA的DDS+DPLL跳頻信號源設計

1．3 數控振蕩器DCO

脈沖加減電路完成環(huán)路的頻率和相位調整，可以稱(chēng)之為數控振蕩器(相位控制器)，其RTL構架如圖5所示。當沒(méi)有進(jìn)位／借位脈沖信號時(shí)，它把外部參考時(shí)鐘進(jìn)行2分頻；當有進(jìn)位脈沖信號CARRY時(shí)，則在輸出的2分頻信號中插入半個(gè)脈沖，以提高輸出信號的頻率；當有借位脈沖信號BORROW時(shí)，則在輸出的2分頻信號中減去半個(gè)脈沖，以降低輸出信號的頻率。這樣就達到了調整本地時(shí)鐘的相位，并使其跟蹤鎖定在輸入信號相位上的目的。

當carry=0和borrow=O時(shí)，輸出為系統時(shí)鐘的2分頻(clk2為輸出；clock_sys位系統時(shí)鐘)，如圖6所示。

當carry=1且borrow=0時(shí)，輸出為在系統2分頻的基礎上加上一個(gè)系統周期(clk2為輸出；clock_sys位系統時(shí)鐘)，如圖7所示。

1．4 N分頻器

分頻數N為鎖相環(huán)的一個(gè)重要參數，它與鎖相環(huán)的最大相位誤差θ及同步建立時(shí)間t滿(mǎn)足如下關(guān)系：

θ=2π/N，t=TN

式中：T為輸入信號的周期。

可見(jiàn)，為了取得較小的相位誤差，N的取值變大，相對的鎖相環(huán)的建立時(shí)間也就變長(cháng)。所以對于這兩個(gè)指標而言，N的取值是矛盾的，為了達到較好鎖相效果，需對N取一個(gè)中間值。在該設計中N取值為32，由仿真圖可知，此時(shí)同步建立時(shí)間大概為18 μs，而相位誤差為π／16。另外，徘徊濾波器中，雙向計數器的計數峰值Q也對同步建立時(shí)間有直接影響。當計數頻率和相差不變時(shí)，Q越大，則計數器達到滿(mǎn)值所需時(shí)間越長(cháng)，同步建立時(shí)間也就越長(cháng)；反之亦然?？梢?jiàn)Q與建立時(shí)間t成反比，在該設計中Q取18。

clk2，carry，borrow，oxr_out為測試端口；dIv_elk_out為分頻值小于divider_n的一個(gè)分頻器；從而輸出一個(gè)高于基準輸入頻率的信號，并對輸入的基準頻率進(jìn)行倍頻，如圖8所示。

2 DPLL的FPGA實(shí)現

下面給出詳細描述DPLL的工作過(guò)程：

(1)當環(huán)路失鎖時(shí)，異或門(mén)鑒相器比較輸入信號(clock_in)和反饋信號(clock_back)之間的相位差異，產(chǎn)生K變?？赡嬗嫈灯鞯挠嫈捣较蚩刂菩盘?xor_out)。

(2)K變?？赡嬗嫈灯鞲鶕嫈捣较蚩刂菩盘?xor_out)調整計數值。xor_out為高進(jìn)行加計數，并當計數值到達預設的K值時(shí)，輸出進(jìn)位脈沖信號(carry)；為低進(jìn)行加計數，并當計數值達到0時(shí)，輸出借位脈沖信號(borrow)。

(3)脈沖加減電路則根據進(jìn)位脈沖信號(carry)和借位脈沖信號(borrow)在電路輸出信號(clk2)中進(jìn)行脈沖的增加和扣除操作，來(lái)調整clk2信號的頻率，以實(shí)現clock_back信號對clock_in信號的相位跟蹤。

(4)重復上面的調整過(guò)程，當環(huán)路進(jìn)入鎖定狀態(tài)時(shí)，異或門(mén)鑒相器的輸出xor_out為一占空比50％的方波，而K變?？赡嬗嫈灯鲃t周期性地產(chǎn)生進(jìn)位脈沖輸出CARRY和借位脈沖輸出BORROW，導致脈沖加減電路的輸出IDOUT周期性地加入和扣除半個(gè)脈沖。