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ADI推出四通道、抖動(dòng)衰減時(shí)鐘轉換器
- Analog Devices, Inc.(NASDAQ：ADI)全球領(lǐng)先的高性能信號處理解決方案供應商，近日推出搭載時(shí)鐘乘法器的多重服務(wù)型自適應四通道時(shí)鐘轉換器AD9554，該器件可以為多種系統提供抖動(dòng)清除和同步功能，包括同步光纖網(wǎng)絡(luò )(SONET/SDH)。與維持多個(gè)器件不同的時(shí)鐘配置相比，其輸入端嵌入的交叉點(diǎn)開(kāi)關(guān)帶來(lái)了更大的靈活性，降低了擁有成本。AD9554功耗僅為940 mW，同時(shí)還能在430 kHz至941 MHz的輸出范圍內產(chǎn)生最多8個(gè)輸出時(shí)鐘，與4個(gè)2 kHz至1 GHz外部輸入參考時(shí)鐘同
- 關(guān)鍵字： ADI AD9554 DPLL
基于FPGA的提取位同步時(shí)鐘DPLL設計
- 在數字通信系統中，同步技術(shù)是非常重要的，而位同步是最基本的同步。位同步時(shí)鐘信號不僅用于監測輸入碼元信號，確保收發(fā)同步，而且在獲取幀同步及對接收的數字碼元進(jìn)行各種處理的過(guò)程中也為系統提供了一個(gè)基準
- 關(guān)鍵字： FPGA DPLL 位同步時(shí)鐘
寬頻帶數字鎖相環(huán)的設計及基于FPGA的實(shí)現
- 本文簡(jiǎn)要介紹了在FPGA中實(shí)現全數字鎖相環(huán)(DPLL)的原理與方法，以解決在同步串行數據通信時(shí)的同步時(shí)鐘不穩定時(shí)的快速恢復問(wèn)題； 并重點(diǎn)介紹了采用可控模數分頻器實(shí)現的數字鎖相環(huán)中寬頻帶捕獲的方法與實(shí)現過(guò)程。
- 關(guān)鍵字： DPLL FPGA 數字環(huán)路濾波器 時(shí)鐘恢復 寬頻帶
寬頻帶數字鎖相環(huán)的設計及基于FPGA的實(shí)現
- 摘要: 本文簡(jiǎn)要介紹了在FPGA中實(shí)現全數字鎖相環(huán)(DPLL)的原理與方法，以解決在同步串行數據通信時(shí)的同步時(shí)鐘不穩定時(shí)的快速恢復問(wèn)題； 并重點(diǎn)介紹了采用可控模數分頻器實(shí)現的數字鎖相環(huán)中寬頻帶捕獲的方法與實(shí)現過(guò)程。關(guān)鍵詞: DPLL；FPGA；數字環(huán)路濾波器；時(shí)鐘恢復；寬頻帶 引言數字鎖相環(huán)(DPLL)技術(shù)在數字通信、無(wú)線(xiàn)電電子學(xué)等眾多領(lǐng)域得到了極為廣泛的應用。與傳統的模擬電路實(shí)現的PLL相比，DPLL具有精度高、不受溫度和電壓影響、環(huán)路帶寬和中心頻率編程可調、易于構建高階鎖相環(huán)等優(yōu)
- 關(guān)鍵字： DPLL 單片機 寬頻帶 嵌入式系統 數字鎖相環(huán)
基于FPGA的高速數字鎖相環(huán)的設計與實(shí)現
- 摘 要：本文提出了一種利用邊沿觸發(fā)鑒相縮短鎖相環(huán)捕獲時(shí)間的方案，并詳細介紹了該方案基于FPGA的實(shí)現方法。通過(guò)對所設計的鎖相環(huán)進(jìn)行計算機仿真和硬件測試，表明該方案確實(shí)可以提高鎖相環(huán)的捕獲性能。關(guān)鍵詞：數字鎖相環(huán)(DPLL)；捕獲時(shí)間；FPGA；VHDL引言捕獲時(shí)間是鎖相環(huán)的一個(gè)重要參數，指的是鎖相環(huán)從起始狀態(tài)到達鎖定狀態(tài)所需時(shí)間。在一些系統中，如跳頻通信系統，由于系統工作頻率不斷地發(fā)生快速變化(每秒幾百次到幾千次，甚至高達上萬(wàn)次)，要求鎖相環(huán)能夠對信號相位快速捕獲。因此
- 關(guān)鍵字： FPGA VHDL 捕獲時(shí)間 數字鎖相環(huán)(DPLL)
全數字鎖相環(huán)的設計
- 摘要：本文在說(shuō)明全數字鎖相環(huán)的基礎上，提出了一種利用FPGA設計一階全數字鎖相環(huán)的方法，并給出了關(guān)鍵部件的RTL可綜合代碼，并結合本設計的一些仿真波形詳細描述了數字鎖相環(huán)的工作過(guò)程，最后對一些有關(guān)的問(wèn)題進(jìn)行了討論。關(guān)鍵詞：全數字鎖相環(huán)；DPLL；FSK；FPGA 引言鎖相環(huán)(PLL)技術(shù)在眾多領(lǐng)域得到了廣泛的應用。如信號處理，調制解調，時(shí)鐘同步，倍頻，頻率綜合等都應用到了鎖相環(huán)技術(shù)。傳統的鎖相環(huán)由模擬電路實(shí)現，而全數字鎖相環(huán)(DPLL)與傳統的模擬電路實(shí)現的PLL相比，具有精度高且不受溫度和電壓影響，環(huán)路
- 關(guān)鍵字： DPLL FPGA FSK 全數字鎖相環(huán)
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背景知識：
隨著(zhù)數字電路技術(shù)的發(fā)展，數字鎖相環(huán)在調制解調、頻率合成、FM 立體聲解碼、彩色副載波同步、圖象處理等各個(gè)方面得到了廣泛的應用。數字鎖相環(huán)不僅吸收了數字電路可靠性高、體積小、價(jià)格低等優(yōu)點(diǎn)，還解決了模擬鎖相環(huán)的直流零點(diǎn)漂移、器件飽和及易受電源和環(huán)境溫度變化等缺點(diǎn)，此外還具有對離散樣值的實(shí)時(shí)處理能力，已成為鎖相技術(shù)發(fā)展的方向。鎖相環(huán)是一個(gè)相位反饋控制系統，在數字鎖相環(huán)中，由于誤差控制信號 [ 查看詳細 ]
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