應用CPLD實(shí)現交通控制系統芯片設計

摘要：介紹可編程邏輯器件的結構和開(kāi)發(fā)軟件MAX+PLUSII主要特點(diǎn)，以交通控制系統電路芯片設計為例，敘述自頂向下的設計方法。

集成電路的發(fā)展經(jīng)歷了從小規模、中規模、大規模和超大規模集成的過(guò)程，但隨著(zhù)科學(xué)技術(shù)的發(fā)展，許多特定功能的專(zhuān)用集成電路(ASIC)應用日益廣泛，用戶(hù)迫切希望根據自身設計要求自行構造邏輯功能的數字電路。復雜可編程邏輯器件CPLD(Complex

Programmable LOGIC Devices)順應了這一新的需要。它能將大量邏輯功能集成于1個(gè)芯片中，其規?？蛇_幾十萬(wàn)或上百門(mén)以上。用CPLD開(kāi)發(fā)的數字系統個(gè)有容量大、速率快、成本低的特點(diǎn)，且開(kāi)發(fā)靈活、開(kāi)發(fā)周期短。

1 器件結構和開(kāi)發(fā)軟件

1.1FLEX10K簡(jiǎn)介

FLEX系列可編程邏輯器件是美國Altera公司主力推出的產(chǎn)品。FLEX10K是該系統器件中的典型代表。與許多PLD器件一樣，它有在線(xiàn)可配置(ISR)功能和高密度、高速度的優(yōu)點(diǎn);作為工業(yè)界第1個(gè)嵌入式PLD，它還采用重復可構造的CMOS

SRAM工藝，把連續的快速通道互連與獨特嵌入式陣列結構相結合，來(lái)完成普通門(mén)陣列的宏功能。每個(gè)FLEX10K器件還1包括個(gè)嵌入式陣列和1個(gè)邏輯陣列，能讓設計人員輕松地開(kāi)發(fā)集成存儲器、數字信號處理器及特殊邏輯功能等強大的功能于一身的芯片。圖1為其結構圖。FLEX10K主要由邏輯陣列(logic

array)、嵌入式陣列(EAB)構成。其中，邏輯陣列是由多個(gè)邏輯陣列塊(LAB)組成的，而每個(gè)邏輯陣列塊(LAB)又包含8個(gè)邏輯單元(logic

element)，在每行、列互連通道的兩端都有輸入/輸出單元(IOE)。

1.2 MAX+PLUSII開(kāi)發(fā)軟件特點(diǎn)和設計流

用CPLD實(shí)現數字系統設計電路，關(guān)鍵技術(shù)是必須有一個(gè)優(yōu)秀的開(kāi)發(fā)軟件。Altera公司的開(kāi)發(fā)軟件MAX+PLUS

II界面豐富，使設計靈活、方便、高效。

(1)開(kāi)放的界面

MAX+PLUS II軟件可與其它工業(yè)標準設計輸入、綜合與校驗工具相連接。設計人員可以使用Altera或標準EDA設計輸入工具來(lái)建立邏輯設計，對器件設計進(jìn)行編譯，并能使用Altera或其EDASF校驗工具進(jìn)行器件仿真。