應用CPLD實(shí)現交通控制系統芯片設計

(2)完全集成化的環(huán)境

它是一個(gè)完全集成化、易學(xué)易用的可編程邏輯設計環(huán)境，設計輸入方式有圖形輸入、文本輸入、波形輸入、狀態(tài)機設計輸入。其編譯及設計處理寫(xiě)仿真、定時(shí)分析、邏輯綜合與適配均為Windows圖形界面。

(3)支持各種硬件描述語(yǔ)言

支持各種HDL設計輸入選項，包括VHDL、VerilogHDL、ABEL、AHDL等硬件描述語(yǔ)言。

(4)豐富的設計庫

提供豐富的庫單元設計調用，包括74系列的全部器件和多種特殊的邏輯宏功能、新型的參數化兆功能。對于復雜的大系統，設計者需調用宏單元庫，并對其修改某些參數，而無(wú)需自己用基本邏輯單元來(lái)構成某種功能，以大大減輕設計人員的工作量，縮短設計周期。

電路的設計流程如圖2所示。將所設計的電路用原理圖輸入和硬件描述語(yǔ)言輸入，應用EDA軟件平臺(MAX+PLUS

II)編譯通過(guò)后，再進(jìn)行邏輯功能仿零點(diǎn)，生成目標文件，下載到FLEX10K芯片，完成系統設計。

2 交通控制系統設計

2.1 系統介紹

圖3為一十字路口交通管理器，控制甲、乙2道的紅、黃、綠3色燈。計數顯示部分為2個(gè)倒計時(shí)器，顯示甲、乙車(chē)道允許通車(chē)時(shí)間，指揮車(chē)輛和行人安全通行。其R1、Y1、G1為甲道紅、黃、綠燈;R2、Y2、G2為乙道紅、黃、綠燈。

甲道通告時(shí)間為t3，乙道通行時(shí)間為t2，黃燈亮(停車(chē))時(shí)間為t1，C1、C2、C3為定時(shí)器工作使能信號，為1時(shí)定時(shí)器計數;W1、W2、W3為定時(shí)器的指示信號，計數時(shí)信號為0，計數結束時(shí)信號為1。

2.2 FLEX10K內部邏輯功能設計

交通控制系統芯片內部邏輯功能設計采用自頂向下的設計方法，系統頂層電路如圖4所示。它分為5個(gè)次級模塊：控制器(traffic_control)、定時(shí)器1、定時(shí)器2、定時(shí)器3、(其定時(shí)時(shí)間為t3、t2和t1)、計數顯示(含減法計數器和動(dòng)態(tài)掃描電路)。

頂層電路圖中減法計數器和動(dòng)態(tài)掃描電路用圖形輸入描述，其它次級模塊控制器、定時(shí)器1、定時(shí)器2、定時(shí)器3用VHDL硬件語(yǔ)言描述。核心模塊控制器的VHDL源文件如下：